KR19990060817A - 플래쉬 메모리 셀 제조 방법 - Google Patents
플래쉬 메모리 셀 제조 방법 Download PDFInfo
- Publication number
- KR19990060817A KR19990060817A KR1019970081063A KR19970081063A KR19990060817A KR 19990060817 A KR19990060817 A KR 19990060817A KR 1019970081063 A KR1019970081063 A KR 1019970081063A KR 19970081063 A KR19970081063 A KR 19970081063A KR 19990060817 A KR19990060817 A KR 19990060817A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- oxide film
- floating gate
- memory cell
- flash memory
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- 230000014759 maintenance of location Effects 0.000 abstract description 6
- 230000000149 penetrating effect Effects 0.000 abstract description 5
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
종래의 플래쉬 메모리 셀의 제조에서 스택 게이트 구조를 형성한 후 측벽에 산화막으로 스페이서를 형성한 후 전체 구조 상부에 산화막 및 평탄화막을 형성한다. 그러나, 평탄화막으로 사용되는 BPSG막의 차지들이 프로그램이나 소거 상태의 플로팅 게이트에 침투하는 것을 스페이서가 막아주지 못하므로 플로팅 게이트의 데이터 유지 특성이 저하되어 신뢰성을 저하시킨다.
본 발명에서는 스페이서로 ONO막 및 산화막의 이중 구조를 사용하여 BPSG막의 차지들이 플로팅 게이트로 침투하는 것을 방지하여 플로팅 게이트의 데이터 유지 특성을 향상시키고 그에 따라 소자의 신뢰성을 향상시킨다.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 ONO막과 산화막으로 스페이서를 형성하여 플로팅 게이트의 데이터 유지(data retention) 능력을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
종래의 플래쉬 메모리 셀의 제조 방법을 도 1을 참조하여 설명하면 다음과 같다.
반도체 기판(101) 상부의 선택된 영역에 터널 산화막(102), 플로팅 게이트(103)로 사용되는 제 1 폴리실리콘막, ONO막(104), 콘트롤 게이트(105)로 사용되는 제 2 폴리실리콘막 및 텅스텐 실리사이드막(106)을 순차적으로 형성하여 스택 게이트 구조를 형성한다. 불순물 이온 주입 공정을 실시하여 반도체 기판(101)의 선택된 영역에 소오스 및 드레인으로 작용하는 접합부(107)를 형성한다. 전체 구조 상부에 제 1 산화막을 증착한 후 전면 식각하여 스택 게이트 구조의 측벽에 스페이서(108)를 형성한다. 그리고 전체 구조 상부에 제 2 산화막(109)을 형성한 후 BPSG막 등의 평탄화막(110)을 형성한다.
이러한 방법으로 형성된 플래쉬 메모리 셀은 평탄화막(110)의 많은 차지(charge)들이 프로그램(program)이나 소거(erase)되어 있는 플로팅 게이트(103)에 침투하는 것을 스페이서(108)이 막아주지 못하므로 플로팅 게이트(103)의 데이터 유지 특성을 저하시킨다. 그러므로 소자의 문턱 전압값을 변화시켜 소자의 신뢰성을 저하시킨다.
따라서, 본 발명은 평탄화막의 차지들이 플로팅 게이트에 침투하는 것을 막아 플로팅 게이트의 데이터 유지 특성을 향상시킬 수 있는 플래쉬 메모리 셀 제조 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부의 선택된 영역에 터널 산화막, 플로팅 게이트, 제 1 ONO막, 콘트롤 게이트 및 텅스텐 실리사이드막을 순차적으로 형성하여 스택 게이트 구조를 형성하는 단계와, 불순물 이온 주입 공정을 실시하여 반도체 기판상의 선택된 영역에 접합부를 형성한 후 전체 구조 상부에 제 2 ONO막 및 제 1 산화막을 순차적으로 형성하는 단계와, 상기 제 1 산화막 및 제 2 ONO막을 전면 식각하여 스택 게이트 구조의 측벽에 제 1 산화막 및 제 2 ONO막의 이중 스페이서를 형성하는 단계와, 전체 구조 상부에 제 2 산화막을 형성한 후 평탄화막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 2(a) 및 도 2(b)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도면의 주요 부분에 대한 부호 설명
101, 201 : 반도체 기판 102, 202 : 터널 산화막
103, 203 : 플로팅 게이트 104 : ONO막
105, 205 : 콘트롤 게이트 106, 206 : 텅스텐 실리사이드막
107, 207 : 접합부 108, 210 : 스페이서
109, 211 : 제 2 산화막 110, 212 : 평탄화막
204 : 제 1 ONO막 208 : 제 2 ONO막
209 : 제 1 산화막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 및 도 2(b)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201) 상부의 선택된 영역에 터널 산화막(202), 플로팅 게이트(203)로 사용되는 제 1 폴리실리콘막, 제 1 ONO막(204), 콘트롤 게이트(205)로 사용되는 제 2 폴리실리콘막 및 텅스텐 실리사이드막(206)을 순차적으로 형성하여 스택 게이트 구조를 형성한다. 불순물 이온 주입 공정을 실시하여 반도체 기판(201)의 선택된 영역에 소오스 및 드레인으로 작용하는 접합부(207)를 형성한다. 전체 구조 상부에 제 2 ONO막(208) 및 제 1 산화막(209)을 순차적으로 증착한다.
여기서 제 2 ONO막(208)은 제 1 ONO막(204)와 동일한 두께로 형성하고, 제 1 산화막(209)과 제 2 ONO막(208)의 두께는 종래의 스페이서를 형성하기 위한 산화막의 두께와 같도록 형성한다.
도 2(b)를 참조하면, 제 1 산화막(209) 및 제 2 ONO막(208)을 전면 식각하여 스택 게이트 구조의 측벽에 제 2 ONO막(208) 및 제 1 산화막(209)로 형성된 이중 스페이서(210)를 형성한다. 그리고 전체 구조 상부에 제 2 산화막(211)을 형성한 후 BPSG막 등으로 평탄화막(110)을 형성한다.
상술한 바와 같이 본 발명에 의하면 이중 스페이서에 의해 평탄화막의 차지들이 플로팅 게이트로 침투하는 것을 효과적으로 차단하여 플로팅 게이트의 데이터 유지 특성을 향상시킬 수 있어 셀의 수명 및 신뢰성을 향상시킬 수 있다.
Claims (1)
- 반도체 기판 상부의 선택된 영역에 터널 산화막, 플로팅 게이트, 제 1 ONO막, 콘트롤 게이트 및 텅스텐 실리사이드막을 순차적으로 형성하여 스택 게이트 구조를 형성하는 단계와,불순물 이온 주입 공정을 실시하여 반도체 기판상의 선택된 영역에 접합부를 형성한 후 전체 구조 상부에 제 2 ONO막 및 제 1 산화막을 순차적으로 형성하는 단계와,상기 제 1 산화막 및 제 2 ONO막을 전면 식각하여 스택 게이트 구조의 측벽에 제 1 산화막 및 제 2 ONO막의 이중 스페이서를 형성하는 단계와,전체 구조 상부에 제 2 산화막을 형성한 후 평탄화막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081063A KR19990060817A (ko) | 1997-12-31 | 1997-12-31 | 플래쉬 메모리 셀 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081063A KR19990060817A (ko) | 1997-12-31 | 1997-12-31 | 플래쉬 메모리 셀 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990060817A true KR19990060817A (ko) | 1999-07-26 |
Family
ID=66181453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970081063A KR19990060817A (ko) | 1997-12-31 | 1997-12-31 | 플래쉬 메모리 셀 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990060817A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100780684B1 (ko) * | 2001-06-12 | 2007-11-30 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 셀 게이트 라인 형성방법 |
| KR100845718B1 (ko) * | 2002-12-20 | 2008-07-10 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 제조 방법 |
-
1997
- 1997-12-31 KR KR1019970081063A patent/KR19990060817A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100780684B1 (ko) * | 2001-06-12 | 2007-11-30 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 셀 게이트 라인 형성방법 |
| KR100845718B1 (ko) * | 2002-12-20 | 2008-07-10 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6172396B1 (en) | ROM structure and method of manufacture | |
| US5982669A (en) | EPROM and flash memory cells with source-side injection | |
| US20040256657A1 (en) | [flash memory cell structure and method of manufacturing and operating the memory cell] | |
| US20030001196A1 (en) | Non-volatile memory device and method of fabricating the same | |
| US6190968B1 (en) | Method for forming EPROM and flash memory cells with source-side injection | |
| US7671406B2 (en) | Semiconductor device and method of fabricating the same | |
| KR100654559B1 (ko) | 노어형 플래시 메모리 셀 어레이 및 그의 제조 방법 | |
| KR100348311B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100806787B1 (ko) | 플래쉬 반도체 소자의 제조방법 | |
| US7166887B2 (en) | EEPROM device and method of fabricating the same | |
| US6979617B2 (en) | Method for fabricating flash memory device | |
| US6638822B2 (en) | Method for forming the self-aligned buried N+ type to diffusion process in ETOX flash cell | |
| US7972925B2 (en) | Flash memory device and fabrication method thereof | |
| KR100687362B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100419963B1 (ko) | 플래시 메모리 소자의 공통 소오스 영역 제조방법 | |
| KR19990060817A (ko) | 플래쉬 메모리 셀 제조 방법 | |
| US6887756B2 (en) | Method of forming flash memory with protruded floating gate | |
| US7307024B2 (en) | Flash memory and fabrication method thereof | |
| KR20050069114A (ko) | 단일 분리게이트 구조의 메모리 소자 및 그제조방법 | |
| KR20010045232A (ko) | 플래시 메모리 셀 및 그 제조방법 | |
| KR100731077B1 (ko) | 노어형 플래시 메모리 소자의 공통 소스 라인 형성 방법 | |
| KR100734075B1 (ko) | 플래쉬 메모리 셀의 구조 및 그의 제조 방법 | |
| KR100608142B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100493004B1 (ko) | 프로그램및소거효율이개선된불휘발성메모리장치및그제조방법 | |
| KR20050011501A (ko) | 플래시 메모리 소자의 셀 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |