KR100780684B1 - 플래시 메모리 소자의 셀 게이트 라인 형성방법 - Google Patents
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Abstract
본 발명은 ONO 유전체막의 스마일링(smiling) 현상을 억제할 수 있는 플래시 메모리 소자의 셀 게이트 라인 형성방법을 개시하며, 개시된 플래시 메모리 소자의 셀 게이트 라인 형성방법은, 반도체 기판 상에 터널 산화막을 형성하는 단계; 상기 터널 산화막 상에 도핑된 제1폴리실리콘과 도핑되지 않은 제2폴리실리콘으로 이루어진 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상에 ONO 유전체막을 형성하는 단계; 상기 ONO 유전체막 상에 컨트롤 게이트를 형성하는 단계; 상기 컨트롤 게이트 상에 캡 산화막을 형성하는 단계; 및 상기 캡 산화막이 형성된 반도체 기판 결과물에 대해 리옥시데이션과 열처리 공정을 실시하는 단계;를 포함한다.
Description
도 1a 내지 도 1c는 종래의 플래시 메모리 소자의 셀 게이트 라인 형성방법을 나타낸 단면도
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 플래시 메모리 소자의 셀 게이트 라인 형성방법을 나타낸 단면도
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 터널 산화막
103a : 도핑된 제 1 폴리 103b : 도핑되지 않는 제 2 폴리
103 : 플로팅 게이트 104a : 하부 산화막
104b : 질화막 104c : 상부 산화막
104 : ONO 유전체막 105 : 컨트롤 게이트
106 : 캡 산화막 107 : 스페이서
본 발명은 플래시 메모리 소자의 셀 게이트 라인 형성방법에 관한 것으로, 보다 상세하게는, ONO 유전체막의 스마일링(smiling) 현상을 억제할 수 있는 플래시 메모리 소자의 셀 게이트 라인 형성방법에 관한 것이다.
일반적으로 플래시 메모리 소자는 서로 다른 역할을 하는 플로팅 게이트와 컨트롤 게이트를 구비하며, 상기 플로팅 게이트는 전자들이 축적(charge up)되는 역할을 하고, 상기 컨트롤 게이트는 상기 플로팅 게이트에 축적되어 있는 전자들을 방출시키거나 상기 플로팅 게이트에 전자들을 축적시키는 역할을 한다.
그리고, 상기 플로팅 게이트와 컨트롤 게이트 사이에는 ONO 구조의 유전체막(이하, "ONO 유전체막"이라 칭함)이 개재되며, 상기 플로팅 게이트 및 ONO 유전체막을 포함한 컨트롤 게이트의 측벽에는 상기 플로팅 게이트를 고립(isolation)시키도록 스페이서(spacer)가 형성된다.
이하에서는 종래의 플래시 메모리 소자의 셀 게이트 라인 형성방법에 대하여 간략하게 설명하기로 한다.
도 1a 내지 도 1c는 종래의 플래시 메모리 소자의 셀 게이트 라인 형성방법을 나타낸 단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11) 상에 터널 산화막(12), 플로팅 게이트(13), ONO 유전체막(14), 그리고, 컨트롤 게이트(15) 및 캡 산화막(16)이 차례로 적층된 구조의 셀 게이트 라인을 형성한다.
여기서, 상기 ONO 유전체막(14)은 하부 산화막(14a)과 질화막(14b) 및 상부 산화막(14c)의 적층 구조로 이루어진다. 그리고, 상기 플로팅 게이트(13)는 도핑된 폴리실리콘으로 이루어지며, 그 도핑 레벨은 1.00×1020(atoms/cc) 정도이다.
삭제
도 1b에 도시한 바와 같이, 상기 셀 게이트 라인이 형성된 기판 결과물에 대해 리옥시데이션(re-oxidation) 공정 및 SAS(Self-Aligned Source) 열처리 공정을 실시한다.
상기 리옥시데이션 및 SAS 열처리 공정의 결과, 상기 플로팅 게이트(13)와 터널 산화막(12)의 접촉면 가장자리 부분(B)이 두텁게 되며, 이에 따라, 상기 플로팅 게이트(13)에 전자를 주입시킬 때 인가되는 드레인 전압 Vd에 의한 터널 산화막(12)의 손상을 최소화시킬 수 있다.
삭제
도 1c에 도시한 바와 같이, 상기 셀 게이트 라인이 형성된 반도체 기판(11) 상에 절연물 증착 및 스페이서 식각 공정을 차례로 실시하여 상기 셀 게이트 라인의 측벽에 스페이서(17)를 형성한다.
그러나, 상기와 같은 종래의 플래시 메모리 소자의 셀 게이트 라인 형성방법에 있어서는 다음과 같은 문제점이 있다.
셀 게이트 라인을 형성한 후, 리옥시데이션 및 SAS 열처리 공정을 진행하게 되면, 도 1b에 도시된 바와 같이, 플로팅 게이트(13) 상에 형성된 ONO 유전체막(14)의 상부 산화막(14c) 및 하부 산화막(14a) 역시 가장자리 부분(A)이 두텁게 됨으로써 ONO 유전체막의 스마일링(smilling) 현상이 일어나게 된다. 예컨데, ONO 유전체막(14)의 가장자리 두께는 가운데에 비해 2∼3배 두텁게 된다.
이 결과, ONO 유전체막의 전체적인 캡(Cap) 값(C=εA/d)이 감소하는 현상이 초래된다.
또한, ONO 유전체막의 스마일링 현상이 일어나게 되면, 플래시 메모리 소자의 소거 동작시, 컨트롤 게이트에 인가되는 -Vg의 전계(electric field)를 약화시키는 블로킹(blocking) 현상이 초래됨으로써, 결과적으로, 소거 동작이 느려지거나 소거 동작이 잘 안 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, ONO 유전체막의 스마일 현상을 억제할 수 있는 플래시 메모리 소자의 셀 게이트 라인 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 플래시 메모리 소자의 셀 게이트 라인 형성방법은, 반도체 기판 상에 터널 산화막을 형성하는 단계; 상기 터널 산화막 상에 도핑된 제1폴리실리콘과 도핑되지 않은 제2폴리실리콘으로 이루어진 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상에 ONO 유전체막을 형성하는 단계; 상기 ONO 유전체막 상에 컨트롤 게이트를 형성하는 단계; 상기 컨트롤 게이트 상에 캡 산화막을 형성하는 단계; 및 상기 캡 산화막이 형성된 반도체 기판 결과물에 대해 리옥시데이션과 열처리 공정을 실시하는 단계;를 포함하는 것을 특징으로 한다.
상기 플로팅 게이트는 500∼900Å의 두께로 형성하는 것을 특징으로 한다.
상기 플로팅 게이트의 도핑된 제1폴리실리콘은 300∼500Å 두께로 형성하고, 도핑되지 않는 제2폴리실리콘은 200∼400Å 두께로 형성하는 것을 특징으로 한다.
상기 도핑된 제1폴리실리콘의 도핑 레벨은 1.00×1019∼4.00×1019(atoms/cc)로 하는 것을 특징으로 한다.
상기 도핑된 제1폴리실리콘과 도핑되지 않은 제2폴리실리콘은 500∼550℃의 온도와 200∼400mT의 압력 조건하에서 형성하는 것을 특징으로 한다.
상기 도핑된 제1폴리실리콘은 N2를 0.05∼0.2sccm, SiH4를 500∼1300sccm, PH3을 10∼30sccm를 사용하여 형성하고, 상기 도핑되지 않는 제2폴리실리콘은 SiH를 100∼200sccm를 사용하여 형성하는 것을 특징으로 한다.
상기 플로팅 게이트의 저항이 1000∼2000ohm/sq인 것을 특징으로 한다.
상기 리옥시데이션은 750∼850℃의 온도로 실시하고, 상기 열처리 공정은 800∼900℃의 온도로 실시하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 플래시 메모리 소자의 셀 게이트 라인 형성방법을 나타낸 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(101) 상에 터널 산화막(102)을 형성한다. 그런다음, 상기 터널 산화막(102) 상에 도핑된 제1폴리실리콘(103a)과 도핑되지 않은 제2폴리실리콘(103b)을 차례로 증착한 후, 이들을 패터닝하여 상기 도핑된 제1폴리실리콘(103a)과 도핑되지 않은 제2폴리실리콘(103b)으로 이루어진 플로팅 게이트(103)를 형성한다.
여기서, 상기 플로팅 게이트(103)는 그의 전체 두께를 500∼900Å, 바람직하게는 700Å으로 하여 형성하며, 이때, 상기 도핑된 제1폴리실리콘(103a)의 두께는 300∼500Å 정도로 하고, 상기 도핑되지 않은 제2폴리실리콘(103b)의 두께는 200∼400Å 정도로 하여 형성한다.
그리고, 상기 도핑된 제1폴리실리콘(103a)의 도핑 레벨은 1.00×1019∼4.00×1019(atoms/cc) 정도로 한다.
또한, 상기 플로팅 게이트(103)의 도핑된 제1폴리실리콘(103a)과 도핑되지 않은 제2폴리실리콘(103b)은 500∼550℃의 온도와 200∼400mT의 압력 조건하에서 형성하며, 상기 플로팅 게이트(103) 전체는 1000∼2000ohm/sq의 저항을 갖도록 형성한다.
아울러, 상기 도핑된 제1폴리실리콘(103a)은 N2를 0.05∼0.2sccm, SiH4를 500∼1300sccm, 그리고, PH3을 10∼30sccm를 사용하여 형성하며, 상기 도핑되지 않은 제2폴리실리콘(103b)은 SiH4를 100∼200sccm를 사용하여 형성한다.
계속해서, 상기 도핑된 제1폴리실리콘(103a)과 도핑되지 않은 제2폴리실리콘(103b)으로 이루어진 플로팅 게이트(103) 상에 ONO 유전체막(104)을 형성한 후, 상기 ONO 유전체막(104) 상에 컨트롤 게이트(105) 및 캡 산화막(106)을 형성하여 셀 게이트 라인을 형성한다. 이때, 상기 캡 산화막(106) 대신에 질화막으로 사용할 수 있다.
여기서, 상기 ONO 유전체막(104)은 하부 산화막(104a), 질화막(104b) 및 상부 산화막(104c)의 적층구조로 이루어진다.
도 2b에 도시한 바와 같이, 상기 셀 게이트 라인이 형성된 반도체 기판 결과물에 대해 리옥시데이션(re-oxidation) 공정과 SAS(Self-Aligned Source) 열처리 공정을 실시한다. 이때, 상기 리옥시데이션 공정은 750∼850℃의 온도로 실시하며, 상기 SAS 열처리 공정은 800∼900℃의 온도로 실시한다.
여기서, 종래와 같이 도핑된 폴리실리콘의 단일막으로 플로팅 게이트를 형성한 상태로 후속의 리옥시데이션 및 SAS 열처리 공정을 실시하게 되면, 상기 도핑된 폴실리콘의 산화 속도가 빨라서 ONO 유전체막의 가장자리 두께가 가운데 보다 두텁게 되는 ONO 유전체막의 스마일링 현상이 일어난다.
반면, 본 발명에서와 같이 플로팅 게이트(103)를 도핑된 제1폴리실리콘(103a)과 도핑되지 않은 제2폴리실리콘(103b)의 2중막으로 형성하면, 리옥시데이션 및 SAS 열처리 공정이 실시되더라도 폴리실리콘의 산화 속도가 현저히 감소하기 때문에 ONO 유전체막의 가장자리가 가운데 보다 두텁게 되는 스마일링 현상은 방지 또는 최대한 억제된다.
특히, 도핑된 제1폴리실리콘의 도핑 레벨을 종래의 1.00×1020atoms/cc 보다 낮은 1.00×1019∼4.00×1019atoms/cc로 함에 따라 본 발명은 폴리실리콘의 산화 속도를 더욱 낮출 수 있으며, 그래서, ONO 유전체막의 스마일링 현상을 더욱 억제시킬 수 있다.
그러므로, 본 발명은 ONO 유전체막(104)의 스마일링 현상을 방지할 수 있는 바, 플래시 메모리 소자의 신뢰성과 수율을 향상시킬 수 있다.
여기서, 종래와 같이 도핑된 폴리실리콘의 단일막으로 플로팅 게이트를 형성한 상태로 후속의 리옥시데이션 및 SAS 열처리 공정을 실시하게 되면, 상기 도핑된 폴실리콘의 산화 속도가 빨라서 ONO 유전체막의 가장자리 두께가 가운데 보다 두텁게 되는 ONO 유전체막의 스마일링 현상이 일어난다.
반면, 본 발명에서와 같이 플로팅 게이트(103)를 도핑된 제1폴리실리콘(103a)과 도핑되지 않은 제2폴리실리콘(103b)의 2중막으로 형성하면, 리옥시데이션 및 SAS 열처리 공정이 실시되더라도 폴리실리콘의 산화 속도가 현저히 감소하기 때문에 ONO 유전체막의 가장자리가 가운데 보다 두텁게 되는 스마일링 현상은 방지 또는 최대한 억제된다.
특히, 도핑된 제1폴리실리콘의 도핑 레벨을 종래의 1.00×1020atoms/cc 보다 낮은 1.00×1019∼4.00×1019atoms/cc로 함에 따라 본 발명은 폴리실리콘의 산화 속도를 더욱 낮출 수 있으며, 그래서, ONO 유전체막의 스마일링 현상을 더욱 억제시킬 수 있다.
그러므로, 본 발명은 ONO 유전체막(104)의 스마일링 현상을 방지할 수 있는 바, 플래시 메모리 소자의 신뢰성과 수율을 향상시킬 수 있다.
도 2c에 도시한 바와 같이, 상기 리옥시데이션 및 SAS 열처리 공정이 실시된 반도체 기판(101) 상에 절연물 증착 및 스페이서 식각 공정을 차례로 실시하여 셀 게이트 라인의 측벽에 스페이서(107)를 형성한다. 이때, 상기 스페이서(107)는 질화막을 사용한다.
이상에서 설명한 바와 같이, 본 발명은 플로팅 게이트를 도핑된 폴리실리콘과 도핑되지 않은 폴리실리콘의 2중막으로 구성함으로써, ONO 유전체막 형성 이후의 열처리 공정시에 상기 ONO 유전체막의 스마일 현상을 방지할 수 있으며, 이에 따라, 커플링 비율(coupling ratio)을 증가시킬 수 있는 등, 플래시 메모리 소자의 신뢰성 및 수율을 향상시킬 수 있다.
또한, 본 발명은 종래에 비해 도핑된 폴리실리콘의 도핑 레벨을 감소시킴으로써 터널 산화막과 인터페이스(interface)를 강화시켜서 소자 특성을 더욱 향상시킬 수 있다.
Claims (8)
- 반도체 기판 상에 터널 산화막을 형성하는 단계;상기 터널 산화막 상에 도핑된 제1폴리실리콘과 도핑되지 않은 제2폴리실리콘으로 이루어진 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 상에 ONO 유전체막을 형성하는 단계;상기 ONO 유전체막 상에 컨트롤 게이트를 형성하는 단계;상기 컨트롤 게이트 상에 캡 산화막을 형성하는 단계; 및상기 캡 산화막이 형성된 반도체 기판 결과물에 대해 리옥시데이션과 열처리 공정을 실시하는 단계;를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
- 제 1 항에 있어서,상기 플로팅 게이트는 500∼900Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 플로팅 게이트의 도핑된 제1폴리실리콘은 300∼500Å 두께로 형성하고, 도핑되지 않는 제2폴리실리콘은 200∼400Å 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
- 제 1 항에 있어서,상기 도핑된 제1폴리실리콘의 도핑 레벨은 1.00×1019∼4.00×1019(atoms/cc)로 하는 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
- 제 1 항에 있어서,상기 도핑된 제1폴리실리콘과 도핑되지 않은 제2폴리실리콘은 500∼550℃의 온도와 200∼400mT의 압력 조건하에서 형성하는 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
- 제 1 항에 있어서,상기 도핑된 제1폴리실리콘은 N2를 0.05∼0.2sccm, SiH4를 500∼1300sccm, PH3을 10∼30sccm를 사용하여 형성하고, 상기 도핑되지 않는 제2폴리실리콘은 SiH를 100∼200sccm를 사용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
- 제 1 항에 있어서,상기 플로팅 게이트의 저항은 1000∼2000ohm/sq인 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
- 제 1 항에 있어서,상기 리옥시데이션은 750∼850℃의 온도로 실시하고, 상기 열처리 공정은 800∼900℃의 온도로 실시하는 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
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| KR20010045232A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 플래시 메모리 셀 및 그 제조방법 |
-
2001
- 2001-06-12 KR KR1020010032875A patent/KR100780684B1/ko not_active IP Right Cessation
Patent Citations (7)
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| Publication number | Publication date |
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| KR20020094595A (ko) | 2002-12-18 |
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