KR20020094595A - 플래시 메모리 소자의 셀 게이트 라인 형성방법 - Google Patents
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Abstract
본 발명은 ONO 유전체막의 스마일(smiling) 현상을 억제하여 양호한 프로파일(profile)을 얻을 수 있는 플래시 메모리 소자의 셀 게이트 라인 형성방법에 관한 것으로, 반도체 기판상에 터널 산화막을 형성하는 단계, 상기 터널 산화막상에 도핑된 제 1 폴리와, 도핑되지 않은 제 2 폴리로 이루어진 플로팅 게이트를 형성하는 단계, 상기 플로팅 게이트상에 ONO 유전체막을 형성하는 단계, 상기 ONO 유전체막상에 컨트롤 게이트를 형성하는 단계, 상기 컨트롤 게이트상에 캡 산화막을 형성한 후, 리옥시데이션과 열처리 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 플래시 메모리 소자의 셀 게이트 라인 형성방법에 관한 것으로,특히 ONO 유전체막의 스마일(smiling) 현상을 억제하여 양호한 프로파일(profile)을 얻을 수 있는 플래시 메모리 소자의 셀 게이트 라인 형성방법에 관한 것이다.
일반적으로 플래시 EEPROM에서 셀의 게이트 구조는 역할에 따라 크게 2가지로 분리된다. 각각의 역할에 따른 게이트는 전자들이 축적(charge up)되는 플로팅 게이트와, 플로팅 게이트에 축적되어 있는 전자들을 방출시키거나 플로팅 게이트에 전자들을 축적시키는 컨트롤 게이트로 형성된다.
이들 플로팅 게이트와 컨트롤 게이트 사이에는 ONO 구조가 형성되며, 사이드 웰(side wall)로써는 스페이서(spacer)가 플로팅 게이트를 고립(isolation)시킨다.
이하, 첨부된 도면을 참조하여 종래의 플래시 메모리 소자의 셀 게이트 라인 형성방법에 대하여 설명하기로 한다.
도 1a 내지 도 1c는 종래의 플래시 메모리 소자의 셀 게이트 라인 형성방법을 나타낸 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(11)상에 터널 산화막(12), 플로팅 게이트(13), ONO 유전체막(14) 그리고 컨트롤 게이트(15) 및 캡 산화막(16)이 적층된 셀 게이트 라인이 제공된다.
이때, 상기 ONO 유전체막(14)은 하부 산화막(14a), 질화막(14b), 상부 산화막(14c)의 적층구조로 이루어진다.
그리고 상기 플로팅 게이트(13)는 도핑된 폴리 실리콘을 사용하고, 도핑 레벨을 1.00+20(atoms/cc)으로 한다.
도 1b에 도시한 바와 같이 상기 셀 게이트 라인이 형성된 상태에서 리옥시데이션(reoxidation) 공정과 SAS(Self-Aligned Source) 열처리 공정을 실시한다.
여기서, 상기 플로팅 게이트(13)와 터널 산화막(12)의 접촉면 가장자리 부분(B)을 두텁게 한다. 즉, 플로팅 게이트(13)에 전자를 주입시킬 때 인가되는 드레인 전압 Vd에 의한 터널 산화막(12)의 손상을 최소화하기 위한 것이다.
그러나 이러한 리옥시데이션 공정과 SAS 열처리 공정으로 인해 플로팅 게이트(13)상에 형성된 상기 ONO 유전체막(14)의 상부 산화막(14c) 및 하부 산화막(14a) 역시 가장자리 부분(A)이 두텁게 형성된다.
도 1c에 도시한 바와 같이 상기 셀 게이트 라인을 외부의 다른 소자로부터 전기적 절연을 위해 절연물 증착 및 스페이서 식각 공정을 통해 셀 게이트 라인 측벽에 스페이서(17)를 형성한다.
그러나 상기와 같은 종래의 플래시 메모리 소자의 셀 게이트 라인 형성방법에 있어서는 다음과 같은 문제점이 있다.
셀 게이트 라인을 형성한 후, 리옥시데이션 및 열처리 공정으로 인해 ONO 유전체막의 가장자리 두께가 가운데에 비해 2∼3배 두텁게 형성된다.
따라서, ONO의 전체적인 캡(Cap)값(C=εA/d)이 감소한다.
또한, 플래시 메모리 소자의 소거 동작시 컨트롤 게이트에 인가되는 -Vg의 전계(electric field)를 약화시키는 블로킹(blocking) 역할을 함으로써 결과적으로 소거 동작이 느려지거나 소거 동작이 잘 안 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 ONO 유전체막의 스마일 현상을 억제하여 신뢰성과 수율을 향상시킬 수 있는 플래시 메모리 소자의 셀 게이트 라인 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 플래시 메모리 소자의 셀 게이트 라인 형성방법을 나타낸 단면도
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 플래시 메모리 소자의 셀 게이트 라인 형성방법을 나타낸 단면도
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 터널 산화막
103a : 도핑된 제 1 폴리 103b : 도핑되지 않는 제 2 폴리
103 : 플로팅 게이트 104a : 하부 산화막
104b : 질화막 104c : 상부 산화막
104 : ONO 유전체막 105 : 컨트롤 게이트
106 : 캡 산화막 107 : 스페이서
상기와 같은 목적을 달성하기 위한 본 발명의 플래시 메모리 소자의 셀 게이트 라인 형성방법은 반도체 기판상에 터널 산화막을 형성하는 단계, 상기 터널 산화막상에 도핑된 제 1 폴리와, 도핑되지 않은 제 2 폴리로 이루어진 플로팅 게이트를 형성하는 단계, 상기 플로팅 게이트상에 ONO 유전체막을 형성하는 단계, 상기 ONO 유전체막상에 컨트롤 게이트를 형성하는 단계, 상기 컨트롤 게이트상에 캡 산화막을 형성한 후, 리옥시데이션과 열처리 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 플로팅 게이트의 두께는 500∼900Å인 것을 특징으로 한다.
또한, 상기 플로팅 게이트의 도핑된 제 1 폴리의 두께는 300∼500Å이고, 도핑되지 않는 제 2 폴리의 두께는 200∼400Å인 것을 특징으로 한다.
또한, 상기 도핑된 제 1 폴리의 도핑 레벨은 1.00+19∼4.00+19(atoms/cc)인 것을 특징으로 한다.
또한, 상기 플로팅 게이트는 500∼550℃의 온도와 200∼400mT의 압력 조건하에서 형성하는 것을 특징으로 한다.
또한, 상기 도핑된 제 1 폴리에 N2를 0.05∼0.2sccm, SiH4를 500∼1300sccm, PH3을 10∼30sccm를 사용하고, 상기 도핑되지 않는 제 2 폴리에 SiH를 100∼200sccm를 사용하는 것을 특징으로 한다.
또한, 상기 플로팅 게이트의 저항이 1000∼2000ohm/sq인 것을 특징으로 한다.
또한, 상기 리옥시데이션시의 온도범위는 750∼850℃이고, 열처리 공정시의 온도범위는 800∼900℃인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 플래시 메모리 소자의 셀 게이트 라인 형성방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 플래시 메모리 소자의 셀 게이트 라인 형성방법을 나타낸 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(101)상에 터널 산화막(102)을 형성한 후, 상기 터널 산화막(102)상에 도핑된 제 1 폴리(103a)와 도핑되지 않은 제 2 폴리(103b)를 증착하고 패터닝하여 플로팅 게이트(103)를 형성한다.
이때, 상기 플로팅 게이트(103)의 전체두께는 500∼900Å(가장 바람직한 전체두께는 700Å)이며, 상기 제 1 폴리(103a)의 두께는 300∼500Å이고, 상기 제 2 폴리(103b)의 두께는 200∼400Å이다.
그리고 상기 제 1 폴리(103a)의 도핑 레벨은 1.00E+19∼4.00E+19(atoms/cc)이다.
또한, 상기 플로팅 게이트(103) 즉, 제 1 폴리(103a)와 제 2 폴리(103b)의 증착온도는 500∼550℃이고, 압력은 200∼400mT 그리고 저항은 1000∼2000ohm/sq이다.
한편, 상기 제 1 폴리(103a)에 N2를 0.05∼0.2sccm, SiH4를 500∼1300sccm, PH3을 10∼30sccm를 사용하고, 상기 제 2 폴리(103b)에 SiH4를 100∼200sccm를 사용한다.
이어, 상기 플로팅 게이트(103)상에 ONO 유전체막(104)을 형성하고, 상기 ONO 유전체막(104)상에 컨트롤 게이트(105) 및 캡 산화막(106)을 형성하여 셀 게이트 라인을 형성한다. 이때, 상기 캡 산화막(106)을 질화막으로 사용할 수 있다.
여기서, 상기 ONO 유전체막(104)은 하부 산화막(104a), 질화막(104b) 및 상부 산화막(104c)의 적층구조로 이루어진다.
도 2b에 도시한 바와 같이 상기 셀 게이트 라인에 리옥시데이션(reoxidation) 공정과 SAS(Self-Aligned Source) 열처리 공정을 실시한다. 이때, 상기 리옥시데이션 공정시 온도범위는 750∼850℃이고, 상기 SAS 열처리 공정시 온도범위는 800∼900℃이다.
도 2c에 도시한 바와 같이 상기 셀 게이트 라인을 외부의 다른 소자로부터 전긱적 절연을 위하여 절연물 증착 및 스페이서 식각 공정을 통해 셀 게이트 라인 측벽에 스페이서(107)를 형성한다. 이때, 상기 스페이서(107)는 질화막을 사용한다.
이상에서 설명한 바와 같이 본 발명의 플래시 메모리 소자의 셀 게이트 라인 형성방법에 의하면, 플로팅 게이트를 도핑된 폴리와 도핑되지 않은 폴리로 이루어진 2중막으로 구성하므로 ONO 유전체막 공정이후 후속 열처리 공정시 ONO 유전체막이 산화되는 것을 완화하여 ONO 스마일 현상을 방지하여 커플링 비율(coupling ratio)을 증가시킬 수 있다.
또한, 종래에 비해 도핑된 폴리의 도핑 레벨을 감소시키므로 터널 산화막과 인터페이스(interface)를 강화시켜 소자의 신뢰성을 향상시킬 수 있다.
Claims (8)
- 반도체 기판상에 터널 산화막을 형성하는 단계;상기 터널 산화막상에 도핑된 제 1 폴리와, 도핑되지 않은 제 2 폴리로 이루어진 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트상에 ONO 유전체막을 형성하는 단계;상기 ONO 유전체막상에 컨트롤 게이트를 형성하는 단계;상기 컨트롤 게이트상에 캡 산화막을 형성한 후, 리옥시데이션과 열처리 공정을 실시하는 단계를 포함하는 것을 특징으로 플래시 메모리 소자의 셀 게이트 라인 형성방법.
- 제 1 항에 있어서,상기 플로팅 게이트의 두께는 500∼900Å인 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 플로팅 게이트의 도핑된 제 1 폴리의 두께는 300∼500Å이고, 도핑되지 않는 제 2 폴리의 두께는 200∼400Å인 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
- 제 1 항에 있어서,상기 도핑된 제 1 폴리의 도핑 레벨은 1.00E+19∼4.00E+19(atoms/cc)인 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
- 제 1 항에 있어서,상기 플로팅 게이트는 500∼550℃의 온도와 200∼400mT의 압력 조건하에서 형성하는 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
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- 제 1 항에 있어서,상기 플로팅 게이트의 저항은 1000∼2000ohm/sq인 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
- 제 1 항에 있어서,상기 리옥시데이션시의 온도범위는 750∼850℃이고, 열처리 공정시의 온도범위는 800∼900℃인 것을 특징으로 하는 플래시 메모리 소자의 셀 게이트 라인 형성방법.
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