KR20000027416A - 산소 이온주입을 이용한 불휘발성 메모리 장치의 소자 분리방법 - Google Patents

산소 이온주입을 이용한 불휘발성 메모리 장치의 소자 분리방법 Download PDF

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Abstract

채널저지 불순물이 버즈 비크 부위로 침투되어 발생되는 협폭 효과를 최소화하고, 버즈비크 부위의 누설전류를 감소시킬 수 있는 불휘발성 메모리 장치의 소자 분리방법에 관해 기재하고 있다. 본 발명의 소자분리방법은, 반도체 기판 상에 1차 필드 산화막을 형성하여 소자분리영역과 활성영역을 한정하고, 활성영역에 위치한 반도체 기판 표면에 터널 산화막을 형성한 다음, 다결정 실리콘을 증착하여 도전층을 형성한다. 상기 도전층을 건식 식각하여 필드 산화막의 중심부를 노출시키는 개구부와 플로팅 게이트를 형성하고, 개구부를 통해 상기 반도체 기판에 산소 불순물을 이온 주입하여 상기 1차 필드 산화막과 상기 반도체 기판 계면에 산소 불순물층을 형성한다. 계속해서, 결과물 상에 층간절연막을 형성하고, 상기 층간절연막 상에 콘트롤 게이트를 형성한다.

Description

산소 이온주입을 이용한 불휘발성 메모리 장치의 소자 분리 방법
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 산소 이온주입을 이용한 불휘발성 메모리 장치의 소자 분리방법에 관한 것이다.
불휘발성 메모리, 예컨대 플래쉬 메모리 (flash memory)는 일반적으로, 플로팅 게이트 (floating gate)와 컨트롤 게이트 (control gate)로 이루어진 게이트전극, 소오스, 및 드레인으로 구성된 하나의 트랜지스터가 하나의 메모리 셀을 구성한다. 여기서, 플로팅 게이트는 데이타를 저장하는 역할을 하고, 플로팅 게이트 위에 층간절연층을 개재하여 형성된 컨트롤 게이트는 플로우팅 게이트를 제어하는 역할을 한다.
상기 플래쉬 메모리 소자는 파울러-노드하임(Fowler-Nordheim, 이하 F-N) 터널링 또는 채널 핫 일렉트론(channel hot electron)을 이용하여 전자를 플로팅 게이트에 주입하거나 빼냄으로써 프로그램(program) 및 소거(erase) 동작이 이루어진다. 그러나 F-N 터널링 또는 채널 핫 일렉트론을 이용하게 되면 컨트롤 게이트에 고전압이 인가되므로, 소자간의 분리를 위해서는 일반 메모리 소자에 비해 필드 산화막을 두껍게 형성하거나, 플로팅 게이트 형성후 셀 필드 이온주입을 수행하여 셀 간의 분리를 강화시키고 있다.
그러나, 통상의 국부적 산화(Local Oxidation of Silicon, 이하 LOCOS) 또는 폴리 버퍼드 LOCOS(Poly Buffered LOCOS, 이하 PBL) 공정을 이용하여 필드산화막을 형성하는 경우 채널저지용 불순물이 버즈비크 부위로 침투되어 협폭 효과가 나타나며, 이로인해 셀 전류가 감소되고 플레쉬 메모리소자의 동작속도가 저하된다. 또한, 이러한 채널저지용 불순물과 두껍게 형성된 필드산화막은 버즈 비크 부위에 누설 전류를 발생시키는 요인이되며, 이로인해 플래쉬 메모리의 특성이 저하된다.
상기 문제점을 해결하기 위한 방법으로, LOCOS 또는 PBL 소자 분리 방법과는 달리 선택적으로 산소 불순물을 이온 주입한 후 열을 가하여 필드 산화막을 형성하는 방법이 Philip J. Tobin 에 의해 발표된 바 있다 (미합중국 특허 제4,819,040호, "EPITAXIAL CMOS BY OXYGEN IMPLANTATION).
그러나 상기의 특허에서도 채널 저지용 불순물의 이온주입 공정이 진행되므로 여전히 협폭 효과(narrow width)에 의해 셀전류가 감소되는 문제점이 남아 있다.
본 발명이 이루고자 하는 기술적 과제는, 채널저지 불순물이 버즈 비크 부위로 침투되어 발생되는 협폭 효과를 최소화하고, 버즈비크 부위의 누설전류를 감소시킬 수 있는 불휘발성 메모리 장치의 소자 분리방법을 제공하는 것이다.
도 1 내지 도 4는 본 발명의 제1 실시예에 의한 불휘발성 메모리 장치의 소자 분리 방법을 설명하기 위해 도시한 단면도들이다.
도 5 내지 도 9는 본 발명의 제2 실시예에 의한 불휘발성 메모리 장치의 소자 분리 방법을 설명하기 위해 도시한 단면도들이다.
상기 과제를 달성하기 위한 본 발명의 소자분리방법에 의하면, 반도체 기판 상에 1차 필드 산화막을 형성하여 소자분리영역과 활성영역을 한정하고, 상기 활성영역에 위치한 반도체 기판 표면에 터널 산화막을 형성한 다음, 1차 필드 산화막과 터널 산화막이 형성된 상기 반도체 기판 상에 다결정 실리콘을 증착하여 도전층을 형성한다. 상기 도전층을 건식 식각하여 상기 필드 산화막의 중심부를 노출시키는 개구부와 플로팅 게이트를 형성하고, 상기 개구부를 통해 상기 반도체 기판에 산소 불순물을 이온 주입하여 상기 1차 필드 산화막과 상기 반도체 기판 계면에 산소 불순물층을 형성한다. 계속해서, 상기 결과물 상에 층간절연막을 형성하고, 상기 층간절연막 상에 콘트롤 게이트를 형성한다.
상기 과제를 달성하기 위한 본 발명의 소자분리방법에 의하면 또한, 반도체 기판 상에 1차 필드 산화막을 형성하여 소자분리영역과 활성영역을 한정하고, 상기 활성영역에 위치한 반도체 기판 표면에 터널 산화막을 형성한다. 1차 필드 산화막과 터널 산화막이 형성된 상기 반도체 기판 상에 다결정 실리콘을 증착하여 도전층을 형성하고, 상기 도전층 상에 나이트라이드를 증착하여 질화막을 형성한 다음, 상기 질화막과 도전층을 건식 식각하여 상기 필드 산화막의 중심부를 노출시키는 질화막 패턴과 플로팅 게이트를 형성한다. 계속해서, 상기 질화막 패턴과 플로팅 게이트를 마스크로하여 상기 1차 필드 산화막을 소정 깊이로 식각하여 개구부를 형성하고, 상기 개구부를 통해 상기 반도체 기판에 산소 불순물을 이온 주입하여 상기 1차 필드 산화막과 상기 반도체 기판 계면에 산소 불순물층을 형성한다. 상기 결과물 전면에 산화물을 화학기상증착한 후 에치백하여 상기 개구부를 매립하는 매립 산화막을 형성하고, 상기 질화막 패턴을 제거한 다음 결과물 상에 층간절연막을 형성하고, 상기 층간절연막 상에 콘트롤 게이트를 형성한다.
상기한 본 발명에 있어서, 상기 산소 불순물층을 형성한 후, 상기 반도체 기판에 열을 가하여 상기 산소 불순물층을 2차 필드산화막으로 전환하는 것이 바람직하다.
또한 상기 필드 산화막은, LOCOS 또는 PBL 공정으로 형성하고, 상기 층간절연막은 산화막-질화막-산화막(ONO)이 차례로 적층된 구조로, 상기 콘트롤 게이트는 다결정 실리콘막과 텅스텐 실리사이드막이 차례로 적층된 구조로 형성된 것이 바람직하다.
따라서, 본 발명에 의한 불휘발성 메모리 장치의 소자 분리방법은, 채널저지용 불순물을 이온주입하는 대신에, 산소 불순물을 이온주입하고 열을 가하여 1차 필드 산화막 아래에 2차 필드산화막을 형성한다. 따라서, 셀 간의 소자분리 효과는 그대로 유지하면서 채널저지 불순물이 버즈 비크 부위로 침투되어 발생되는 협폭 효과를 방지할 수 있으며, 버즈비크 부위의 누설전류를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록함과 동시에, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 개시되는 실시예에서 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있음을 밝혀둔다.
도 1 내지 도 4는 본 발명의 제1 실시예에 의한 불휘발성 메모리 장치의 소자 분리 방법을 설명하기 위해 도시한 단면도들로서, 각 도면에 있어서 동일한 참조부호는 동일 부재를 나타낸다.
도면 참조 부호 200은 반도체 기판을, 201은 통상의 방법으로 형성된 1차 필드 산화막을, 202는 터널 산화막을, 203은 플로팅 게이트를, 204는 감광막 패턴을, 205는 산소 불순물층을, 206은 산소 이온주입에 의해 형성된 2차 필드산화막을, 207은 층간절연막을, 그리고 208은 콘트롤 게이트를 각각 나타낸다.
도 1을 참조하면, 제1 도전형 예컨대, P형의 반도체 기판(200) 상에 LOCOS 공정 또는 PBL과 같은 통상의 소자분리 공정을 이용하여 3000∼4000Å 두께를 가지는 1차 필드 산화막(201)을 형성함으로써, 활성영역과 소자분리영역을 한정한다.
이어서, 1차 필드 산화막(201)이 형성된 상기 반도체 기판(200)을 열산화하여 상기 1차 필드 산화막(201) 사이에 위치한 활성영역 상에 80∼110Å 두께를 가지는 터널 산화막(tunnel oxide layer, 202)를 형성한다.
도 2를 참조하면, 1차 필드 산화막(201)과 터널 산화막(202)이 형성된 반도체 기판(200) 상에 다결정 실리콘을 증착하여 도전층을 형성하고, 상기 도전층 상에 포토레지스트와 같은 감광액을 도포한 후 패터닝하여, 상기 1차 필드 산화막(201)의 중심부를 노출시킴으로써 감광막 패턴(204)을 형성한다. 다음, 상기 감광막 패턴(204)을 식각 마스크로 사용하고 상기 도전층을 식각하여 플로팅 게이트(floating gate, 203)를 형성한다.
그 결과, 상기 1차 필드 산화막(201)의 중심부를 노출시키는 개구부(h)가 형성된다. 개구부(h)가 형성된 반도체 기판(200) 내에, 1차 필드산화막(201)을 통과할 수 있는 이온주입 에너지로 산소 불순물(Oxygen Impurity)을 이온 주입하여 상기 개구부(h)에 위치한 1차 필드산화막(201)과 반도체 기판(200)의 계면에 산소 불순물층(205)을 형성한다.
도 3을 참조하면, 상기 감광막 패턴(도 2의 204)을 제거한 후 상기 결과물 상에 절연 물질, 예컨대 산화막-질화막-산화막을 차례로 형성하여 ONO 구조의 층간절연막(207)을 형성한다.
상기 층간절연막(207)은 통상의 방법, 예컨대 다결정실리콘 산화-실리콘질화막 침적-실리콘질화막 산화 공정을 통해 형성한다. 그리고, 상기 다결정실리콘이나 실리콘질화막 산화 공정에서 가해지는 열(thermal budget)에 의해, 상기 산소 불순물층(205)을 구성하는 산소(O2)는 상기 반도체 기판(200)을 구성하는 실리콘(Si)과 반응하여 실리콘산화물(SiO2)로 된다. 그 결과, 상기 1차 필드산화막(201)과 반도체 기판(200) 계면, 특히 플로팅 게이트(203)에 의해 노출된 상기 반도체 기판(200) 내에는 선택적으로 2차 필드산화막(206)이 형성된다.
한편, 상기 산소 불순물층(도 2의 205) 형성 이후에 진행되는 어떠한 열처리 공정에 의해서도 산소 불순물에 의한 2차 필드산화막(206) 형성이 가능하기 때문에, 본 실시예와 다르게, 상기 층간절연막(207)이 ONO 이외의 재료로 형성되더라도상기 2차 필드산화막(206)의 형성은 가능하다. 예를 들면 상기 층간절연막(207) 형성후 주변회로부의 게이트절연막(도시되지 않음) 형성을 위한 열산화공정에 의해서도 상기 2차 필드산화막(206)의 형성은 가능하다.
계속해서 도 4를 참조하면, 상기 층간절연막(207) 상에 다결정 실리콘과 텅스텐 실리사이드를 차례로 증착하여 다결정실리콘막과 텅스텐 실리사이드막으로 이루어진 콘트롤 게이트(208)를 형성한다.
상술한 바와 같이 본 발명의 제1 실시예에 따르면, 채널저지용 불순물을 이온주입하는 종래와는 달리, 산소 불순물을 이온주입하고 열을 가하여 1차 필드 산화막 아래에 2차 필드산화막을 형성하기 때문에 셀 간의 소자분리 효과는 그대로 유지된다. 아울러, 채널저지 불순물이 주입되지 않기 때문에 버즈 비크 부위로 채널저지 불순물이 침투되어 발생되는 협폭 효과를 방지할 수 있으며, 버즈비크 부위의 누설전류도 감소시킬 수 있다.
도 5 내지 도 9는 본 발명의 제2 실시예에 의한 불휘발성 메모리 장치의 소자 분리 방법을 설명하기 위해 도시한 단면도들로서, 상기 제2 실시예는 1차 필드산화막을 선택적으로 일정깊이 식각한 후 산소불순물을 이온주입하는 것을 제외하고는 상기 제1 실시예와 동일하다.
도면 참조 부호 300은 반도체 기판을, 301은 통상의 방법으로 형성된 1차 필드 산화막을, 302는 터널 산화막을, 303은 플로팅 게이트를, 304는 질화막 패턴을, 305는 감광막 패턴을, 307은 산소 불순물층을, 308은 산소 이온주입에 의해 형성된2차 필드 산화막을, 309는 매립산화막을, 310은 층간절연막을, 311은 콘트롤 게이트를 각각 나타낸다.
도 5를 참조하면, 제1 도전형 예컨대, P형의 반도체 기판(300) 상에 LOCOS 공정 또는 PBL 공정과 같은 통상의 소자분리 공정을 이용하여 3000∼4000Å 두께를 가지는 1차 필드 산화막(301)을 형성함으로써, 활성영역과 소자분리영역을 한정한다.
이어서, 1차 필드 산화막(301)이 형성된 상기 반도체 기판(300)을 열산화하여 상기 1차 필드 산화막(301) 사이에 위치한 활성영역 상에 80∼110Å 두께를 가지는 터널 산화막(302)를 형성한다.
도 6을 참조하면, 1차 필드 산화막(301)과 터널 산화막(302)이 형성된 반도체 기판(300) 상에 다결정 실리콘과 나이트라이드를 차례로 증착하여 도전층과 질화막을 형성한다. 상기 질화막 상에 포토레지스트와 같은 감광액을 도포한 후 패터닝하여, 상기 1차 필드 산화막(301)의 중심부를 노출시키는 감광막 패턴(305)을 형성한다. 계속해서, 상기 감광막 패턴(305)을 마스크로 적용하고 상기 질화막과 도전층을 차례로 식각하여 질화막 패턴(304)과 플로팅 게이트(303)를 형성한다.
다음, 상기 플로팅 게이트(303)와 질화막 패턴(304)을 식각 마스크로 적용하고 상기 1차 필드 산화막(301)을 선택적으로 식각함으로써 상기 1차 필드 산화막(301)의 중심부가 소정 깊이(306)로 식각된 개구부(h)를 형성한다. 그리고, 상기 반도체 기판(300) 내에 산소 불순물을 이온 주입하여 상기 개구부(h)에 위치한 1차 필드산화막(301)과 상기 반도체 기판(300)의 계면에 산소 불순물층(307)을 형성한다.
바람직한 실시예에 따르면, 식각된 후 개구부에 위치한 1차 필드 산화막(301)은 약 500∼1000Å 정도의 두께가 된다. 따라서, 3000∼4000Å 두께를 가지는 1차 필드산화막(도 5의 301)을 통과할 수 있는 이온주입 에너지보다 낮은 에너지로 산소 이온을 주입할 수 있다.
도 7을 참조하면, 상기 감광막 패턴(305)을 제거한 후 상기 결과물에 대한 열 공정을 진행한다. 바람직한 실시예에 따른 상기 열 공정은, 통상의 열산화공정에서의 온도 조건과 동일하게 진행한다.
상기 제1 실시예에서와 마찬가지로, 상기 열공정에 의해 상기 산소 불순물층(307)을 구성하는 산소(O2)는 상기 반도체 기판(300)을 구성하는 실리콘(Si)과 반응하여 실리콘산화물(SiO2)로 되어, 상기 1차 필드산화막(301)과 반도체 기판(300) 계면, 특히 플로팅 게이트(303)와 질화막 패턴(304)에 의해 노출된 부분에 선택적으로 2차 필드산화막(308)이 형성된다.
도 8을 참조하면, 상기 결과물 전면에, 상기 1차 필드산화막(301)의 식각된 깊이(306)를 충분히 매립할 수 있도록 약 3000∼7000Å의 두께로 산화물을 화학기상증착(CVD)한 후 에치백(etch back)하여 매립 산화막(309)을 형성한다.
이어서 상기 질화막 패턴(304)을 에쳔트 예컨대, 인산을 사용하여 제거한다.
도 9를 참조하면, 상기 결과물 상에 절연 물질, 예컨대 산화막-질화막-산화막을 차례로 형성하여 ONO 구조의 층간절연막(310)을 형성하고, 상기 층간절연막(310) 상에 다결정 실리콘과 텅스텐 실리사이드를 차례로 증착하여 다결정실리콘막과 텅스텐 실리사이드막으로 이루어진 콘트롤 게이트(311)를 형성한다.
이후의 공정 예컨대, 사진 식각 공정을 이용하여 상기 콘트롤 게이트(311)를 패터닝하는 등의 공정들은 통상의 공정순서 및 방법에 따라 진행한다.
상술한 바와 같이 본 발명의 제2 실시예에 따르면, 채널저지용 불순물을 이온주입하는 대신, 1차 필드산화막을 선택적으로 식각해내고, 산소 불순물을 이온주입한 후 열을 가하여 1차 필드 산화막 아래에 2차 필드산화막을 형성한다. 따라서, 제1 실시예와 마찬가지로 버즈 비크 부위로 채널저지 불순물이 침투되어 발생되는 협폭 효과를 방지할 수 있으며, 버즈비크 부위의 누설전류도 감소시킬 수 있다. 뿐만 아니라, 1차 필드산화막을 소정깊이 식각한 후 산소 이온주입을 실시하기 때문에 제1 실시예에 비해 낮은 이온주입 에너지가 사용될 수 있으며, 산소 이온과 기판 실리콘의 반응 가능성도 증가하게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의한 불휘발성 메모리 장치의 소자 분리방법은, 산소 불순물 주입을 이용함으로써 LOCOS 또는 PBL 공정에서 발생하는 버즈 비크 부의의 스트레스를 완화시키고, 이에 따라 접합 누설 전류가 감소되므로 불휘발성 메모리 장치의 신뢰성이 향상된다. 또한, 채널 저지를 위한 불순물 주입 공정시 버즈 비크 부위로 불순물이 침식되어 발생하는 협폭 효과가 발생하지 않아 셀 전류 감소가 억제된다.

Claims (8)

  1. 반도체 기판 상에 1차 필드 산화막을 형성하여 소자분리영역과 활성영역을 한정하는 단계;
    상기 활성영역에 위치한 반도체 기판 표면에 터널 산화막(tunnel oxide)을 형성하는 단계;
    1차 필드 산화막과 터널 산화막이 형성된 상기 반도체 기판 상에 다결정 실리콘(polysilicon)을 증착하여 도전층을 형성하는 단계;
    상기 도전층을 건식 식각하여 상기 필드 산화막의 중심부를 노출시키는 개구부와 플로팅 게이트(floating gate)를 형성하는 단계;
    상기 개구부를 통해 상기 반도체 기판에 산소 불순물(Oxygen Impurity)을 이온 주입하여 상기 1차 필드 산화막과 상기 반도체 기판 계면에 산소 불순물층을 형성하는 단계;
    상기 결과물 상에 층간절연막을 형성하는 단계; 및
    상기 층간절연막 상에 콘트롤 게이트(control gate)를 형성하는 단계를 구비하는 것을 특징으로하는 불휘발성 메모리 장치의 소자 분리방법.
  2. 제1항에 있어서, 상기 산소 불순물층을 형성하는 상기 단계 후,
    상기 반도체 기판에 열을 가하여 상기 산소 불순물층을 2차 필드산화막으로 전환하는 것을 특징으로하는 불휘발성 메모리 장치의 소자 분리방법.
  3. 제1항에 있어서, 상기 층간절연막은,
    산화막-질화막-산화막(ONO)이 차례로 적층된 구조를 가지는 것을 특징으로하는 불휘발성 메모리 장치의 소자 분리방법.
  4. 제1항에 있어서, 상기 콘트롤 게이트는,
    상기 절연막 상에 다결정 실리콘과 텅스텐 실리사이드을 차례로 증착하여 형성된 다결정 실리콘막과 텅스텐 실리사이드막의 적층 구조를 가지는 것을 형성하는 것을 특징으로하는 불휘발성 메모리 장치의 소자 분리방법.
  5. 반도체 기판 상에 1차 필드 산화막을 형성하여 소자분리영역과 활성영역을 한정하는 단계;
    상기 활성영역에 위치한 반도체 기판 표면에 터널 산화막을 형성하는 단계;
    1차 필드 산화막과 터널 산화막이 형성된 상기 반도체 기판 상에 다결정 실리콘을 증착하여 도전층을 형성하는 단계;
    상기 도전층 상에 나이트라이드를 증착하여 질화막을 형성하는 단계;
    상기 질화막과 도전층을 건식 식각하여 상기 필드 산화막의 중심부를 노출시키는 질화막 패턴과 플로팅 게이트를 형성하는 단계;
    상기 질화막 패턴과 플로팅 게이트를 마스크로하여 상기 1차 필드 산화막을 소정 깊이로 식각하여 개구부를 형성하는 단계;
    상기 개구부를 통해 상기 반도체 기판에 산소 불순물을 이온 주입하여 상기 1차 필드 산화막과 상기 반도체 기판 계면에 산소 불순물층을 형성하는 단계;
    상기 결과물 전면에 산화물을 화학기상증착(CVD)한 후 에치백(etch back)하여 상기 개구부를 매립하는 매립 산화막을 형성하는 단계;
    상기 질화막 패턴을 제거하는 단계;
    상기 결과물 상에 층간절연막을 형성하는 단계; 및
    상기 층간절연막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로하는 불휘발성 메모리 장치의 소자 분리방법.
  6. 제5항에 있어서, 상기 산소 불순물층을 형성하는 상기 단계 후,
    상기 반도체 기판에 열을 가하여 상기 산소 불순물층을 2차 필드산화막으로 전환하는 것을 특징으로하는 불휘발성 메모리 장치의 소자 분리방법.
  7. 제5항에 있어서, 상기 절연막은
    산화막-질화막-산화막(ONO)이 차례로 적층된 구조를 가지는 것을 특징으로하는 불휘발성 메모리 장치의 소자 분리방법.
  8. 제5항에 있어서, 상기 콘트롤 게이트는
    상기 절연막 상에 다결정 실리콘과 텅스텐 실리사이드을 차례로 증착하여 형성된 다결정 실리콘막과 텅스텐 실리사이드막의 적층 구조를 가지는 것을 형성하는 것을 특징으로하는 불휘발성 메모리 장치의 소자 분리방법.
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