KR19980019722A - 불휘발성 반도체 메모리 및 그 제조방법 - Google Patents

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Abstract

본 발명은 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것이며, 본 발명의 목적은 고용량의 인터폴리 유전체 캐패시턴스를 가지는 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 불휘발성 반도체 메모리 장치는 상기 반도체 기판 혹은 웰상에 활성화영역을 분리하며, 상부에 타원형의 홈을 가지는 필드산화막과; 상기 활성화영역상에 형성되는 제1절연막과; 상기 제1절연막의 상부와 상기 필드산화막의 홈까지 신장되어 형성되는 플로팅 게이트와; 상기 노출된 플로팅 게이트 상부 전면에 형성되는 제2절연막과; 상기 제2절연막 상부에 형성되는 제어게이트를 구비하는 것을 특징으로 한다.

Description

불휘발성 반도체 메모리 장치 및 그 제조방법
본 발명은 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
일반적으로, 플래쉬 EEPROM은 데이타를 저장하는 플로팅 게이트와 플로팅 게이트를 제어하는 제어 게이트를 구비하고 있으며, 고압의 신호를 제어 게이트와 웰 및 소오스에 인가하여 데이타의 프로그램 및 소거가 가능하도록 하는 특징을 가지고 있다.
이러한 플래쉬 EEPROM에 대한 기술은 알 시로타(R.Shirota)등에 의해 1990년도 IDEM의 103페이지 내지 106페이지에 걸쳐 실린 16메가 비트 낸드 EEPROM용 2.3㎛ 메모리 셀 구조(A 2.3㎛ Memory cell structure for 16Mb NAND EEPROMs)에 상세하게 기술되어 있다.
불휘발성 메모리 장치에 있어서, 데이타의 프로그램 및 소거를 위해서 소자에 높은 전압이 가해지는 것이 필요하며, 이런 높은 전압에 견디는 소자의 제조가 필수적이다.
도 1은 일반적인 불휘발성 반도체 메모리 장치의 노아형 셀을 도시한 레이아웃을 보여주는 도면이고, 도 2는 도 1에 대한 등가회로도를 나타내는 도면이다.
도 1과 도 2를 참조하면, 노아형 셀들 M1M4은 각기 비트라인 BL과 접지전원사이에 채널이 직렬로 접속되며, 게이트는 워드라인 WL에 접속된다. 이러한 노아형 셀은 낸드형 셀보다 구동전류가 커서 빠른 동작속도를 나타낸다.
도 3은 종래기술에 따라 도 1에 도시된 레이아웃을 A에서 A'방향으로 절단한 공정 단면도이다.
도 3을 참조하여 공정의 흐름을 살펴보면, 먼저 통상의 불휘발성 메모리 제조공정을 통해서 반도체 기판 혹은 웰(301)과, 필드산화막(302), 게이트 산화막(303)을 형성하고, 플로팅 게이트용 폴리 실리콘(304)를 증착한다.
이어 사진 및 식각 공정을 통해 필드산화막(302)상부에 있는 플로팅 게이트(304)의 일부분 즉 폭 W을 가지는 일부분을 제거한다. 인터 폴리 캐패시턴스 및 플로팅 게이트(304)와 제어 게이트(306)의 전기적 절연을 위해 플로팅 게이트(304)와 제어 게이트(306) 사이에 절연막(305) 예를 들면 ONO를 형성하고, 제어게이트(306)로 사용할 목적으로 절연막(305)위에 폴리사이드(106)를 증착한다.
도 4는 종래기술에 따라 도 1에 도시된 레이아웃을 B에서 B'방향으로 절단한 공정단면도이다.
사진 및 식각 공정을 통하여 셀 게이트(303,304,305,306)를 형성하고, 이 셀 게이트를 마스크로 하는 셀프얼라인 이온주입 공정으로 반도체 기판 혹은 웰(101)의 반대타입의 불순물을 주입하여 소오스(307)과 드레인(308)을 형성한다.
이하 공정의 일반적인 불휘발성 메모리의 제조공정순서에 따라 셀을 제조한다.
최근, 저전압 불휘발성 메모리가 요구되고 있으며, 이는 소자 인가전압을 낮추는 것을 의미하며, 이에 부응하기 위해서는 플로팅 게이트(304)영역을 성장시켜야 한다.
불휘발성 메모리 셀 단면도에서 종래기술을 적용할 경우 인터폴리 유전체 캐패시턴스는 플로팅 게이트(304)영역에 따라 캐패시턴스 용량이 결정된다. 이를 수식으로 표현하면 다음과 같다.
V(프로그램)∞[C1/(C1+C2)]×V(제어게이트)
V(소거)∞[1-C2/(C1+C2)]×V(웰)
수학식 1은 데이타를 프로그램할 때의 제어 게이트(306)에 가해지는 전압과 플로팅 게이트(304)와의 전압관계를 나타낸 것이고, 수학식 2는 데이타를 소거할 때 웰(301)에 가해지는 전압과 플로팅 게이트(304)의 전압관계를 나타낸 것이다.
이때 V(프로그램)는 데이타 프로그램시 플로팅 게이트(304)의 전압을 나타낸 것이고, V(소거)는 데이타 소거시 플로팅 게이트(304)의 전압을 나타낸 것이며, V(웰)은 데이타 소거시 웰(301)에 가해지는 전압을 나타낸 것이고, C1은 플로팅 게이트(304)와 제어게이트(306)사이의 정전용량을 나타낸 것이고, C2는 플로팅 게이트(304)와 반도체 기판(301)사이의 정전용량을 의미한다. 앞서 언급한 바에서, 플래시 EEPROM에 데이타를 프로그램 즉 라이트(Write)할 때의 플로팅 게이트(304)의 전압은 기준전압 이상이어야 하고, 데이타를 소거할때의 플로팅 게이트(304)의 전압은 기준전압 이하이어야 한다는 것을 알 수 있다.
상기의 수학식들에 의하면, 제어 게이트(306) 및 웰(301)에 가해지는 전압을 일정하게 하였을때, 데이타 프로그램시에는 C1의 양은 증가시키고, C2의 양은 감소시킬 수록 플로팅 게이트(304)의 전압이 증가하고, 데이타 소거시에는 C1의 양은 증가시키고, C2의 양은 감소시킬 수록 플로팅 게이트(304)의 전압이 감소한다는 것을 알 수 있다. 즉, C1의 양을 증가시키고, C2의 양을 감소시킬수록 제어게이트(306) 및 웰(301)에 가해지는 전압을 낮출 수 있다는 것을 알 수 있다.
반도체 메모리 장치의 집적도가 증가될 수록 소자들의 크기는 감소하고, 이에 따라 인가되는 전압에 대한 소자의 내성은 점점 작아지고 있다. 따라서, 소자들에 인가되는 전압을 가능한대로 줄이는 것이 필요하다.
상술한 바들에 의하면, 특히 플래쉬 EEPROM에서는 C1의 양을 증가시키고, C2의 양을 증가시킬 수록 즉 C1/C2의 비를 증가시킬 수록 소자들에 가해지는 전압을 줄일 수 있다는 것을 알 수 있다.
C1/C2 = (ε1/ε2)×(A1×D2)/(A2×D1)
수학식 3는 C1/C2에 관한 식으로, ε1, D1 및 A1은 플로팅 게이트(304)와 제어게이트(306)사이의 절연막(305)의 유전상수, 두께 및 플로팅 게이트(304)와 제어 게이트(306)의 중첩면적을 의미하고, ε2, D2 및 A2는 반도체 기판(301)과 플로팅 게이트(304)사이의 절연막(305)의 유전상수, 두께 및 플로팅 게이트(304)와 반도체 기판(301)의 중첩면적을 의미한다. 따라서, 플래쉬 EEPROM에 인가되는 전압의 크기를 줄이기 위해서는 ε1/ε2, D2/D1 및 A1/A2의 값을 각각 증가시키면 된다는 것을 알 수 있다.
그러나, 첫째 셀 동작시 뿐만아니라 오랜 시간동안 셀을 동작시키지 않을때 조차도 플로팅 게이트(304)에 저장되는 데이타가 그대로 유지되는 신축성 측면에서 볼때 셀 크기의 감소에도 불구하고, 인터폴리 절연막의 두께 감소는 사실상 어렵고, 둘째, 현재의 셀 구조에서 얻을 수 있는 산화막/질화막/산화막의 다층구조 절연막(305)과 터널링 절연막(303) 간의 유전비율은 셀 크기 감소로는 거의 이득이 없기 때문에 ε1/ε2 및 D1/D2값의 증가는 사실상 기대하기 어렵다. 따라서, A1/A2값을 증가시켜야 한다. 이때 A1 및 A2의 값은 필드산화막(302)에 의해 거의 한정되므로, 소자에 공급되는 전압의 크기를 줄이기 위해서는 결과적으로 A1의 값을 증가시켜야 한다.
따라서, 본 발명의 목적은 고용량의 인터폴리 유전체 캐패시턴스를 가지는 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 플로팅 게이트의 표면적을 넓힐 수 있는 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 제품의 신뢰성을 향상시킬 수 있는 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
도 1은 일반적인 불휘발성 반도체 메모리 장치의 메모리 셀을 나타낸 도면.
도 2는 도 1에 대한 등가회로도.
도 3은 종래기술에 따라 도 1에 도시된 레이아웃을 A에서 A'방향으로 절단한 공정 단면도.
도 4는 종래기술에 따라 도 1에 도시된 레이아웃을 B에서 B'방향으로 절단한 공정 단면도.
도 5a 내지 도 5k는 본 발명의 실시예에 따라 도 1에 도시된 레이아웃을 A에서 A'방향으로 절단한 순차적인 공정 단면도들.
도 6은 본 발명에 따라 도 1에 도시된 레이아웃을 B에서 B'방향으로 절단한 공정 단면도.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 5a 내지 도 5k는 본 발명의 실시예에 따라 도 1에 도시된 레이아웃을 A에서 A'방향으로 절단한 순차적인 공정 단면도들이다.
도 5a를 참조하면, 반도체 기판 혹은 웰(501)상에 형성되는 활성화영역을 분리하는 소자분리막(502)을 형성하고, 이어 상기 활성화영역상에 제1절연막(503)인 게이트 절연막을 형성하고, 이 게이트 절연막(503)과 상기 소자분리막(502) 상에 제1도전층(504)과 제2절연막(505)을 순차적으로 침적한다.
도 5b를 참조하면, 상기 소자분리막(502)상의 일부영역 즉 폭 W1을 가지는 영역을 마스크(506)에 의해 상기 제1도전층(504)의 소정깊이 약 절반정도까지 식각한 후 상기 반도체 기판 혹은 웰(501)과 동일한 도전형을 가지는 불순물을 이온주입하여 도 5c에서와 같이 고농도 매몰층(507)을 형성한다.
도 5d를 참조하면, 상기 마스크(506)를 제거한후 상기 결과물 전면에 제3절연막(508)을 형성한다. 이어 도 5e에서와 같이, 상기 결과물을 상기 제2절연막(505)이 드러날때까지 식각하여 상기 제2절연막(505)의 일 측벽에 제3절연막 스페이서(508)를 형성한다.
도 5f를 참조하면, 상기 결과물 전면에 제2도전층(509)을 형성한후 상기 소자분리막을 식각 정지물로 사용하는 이방성식각을 행하여 도 5g에서와 같이, 상기 제3절연막 스페이서(508)의 일 측벽에 제2도전층 스페이서(509)를 형성한다.
도 5h를 참조하면, 상기 결과물상에 습식식각을 행하여 상기 소자분리막상부에 홈(510)을 형성한후, 도 5i에서와 같이, 상기 제2절연막(505)과 제3절연막 스페이서(508)를 식각하고, 이어 도 5j에서와 같이 결과물 전면에 제4절연막(511)을 형성한다.
최종단면도를 나타내는 도 5k에서와 같이, 상기 제4절연막(511) 상에 제3도전층(512)을 형성한 후 사진 및 식각공정에 의해 셀 게이트 즉 제어게이트와 플로팅 게이트를 포함하는 게이트를 형성한다.
도 6은 본 발명에 따라 도 1에 도시된 레이아웃을 B에서 B'방향으로 절단한 공정 단면도로써, 상기 셀 게이트까지 형성한후 이 셀 게이트를 마스크로 하는 셀프얼라인 이온주입으로 소오스(513)와 드레인(514) 졍션을 형성한 도면이다.
여기서, 상기 제2,3절연막(505,508)은 소정의 식각에 대해 상기 제1도전층(504)을 구성하는 물질과 다른 식각률을 갖는 물질로 구성되는 것을 사용하는 것이 바람직하고, 더욱 바람직하게는 상기 제2,3절연막(505,508)은 질화막으로 구성되며, 화학기상증착법으로 형성되며, 1000Å에서 3000Å사이의 깊이로 하는 것이 바람직하다.
또한, 상기 제2도전층(512)은 상기 제1도전층(504)을 구성하는 물질과 동일한 성질의 물질로 구성되는 것이 바람직하고, 더욱 바람직하게는 상기 제1,2,3 도전층(504,505,512)은 불순물이 도핑된 다결정 실리콘으로 구성하는 것이다. 그리고 상기 필드산화막(502)은 습식식각에 의해 500Å에서 3000Å사이의 깊이로 식각하는 것이 바람직하다. 상기 제1절연막(503)은 산화막으로 형성되고, 상기 제4절연막(511)은 산화막/질화막/산화막이 순차적으로 형성하는 것이 바람직하다.
즉, 제1도전층(504)인 플로팅 게이트의 끝부분 상단에 수직하게 형성하는 또 다른 플로팅 게이트 스페이서(509)는 상기 플로팅 게이트를 구성하는 물질과 동일한 성질의 물질로 형성하고, 필드산화막(502)과 플로팅 게이트사이의 타원형 홈을 형성함으로써 플로팅 게이트와 제어게이트사이의 면적을 확장시켰다.
전술한 바와 같이, 본 발명은 고용량의 인터폴리 유전체 캐패시턴스를 가질 수 있는 이점을 가진다. 또한, 본 발명은 플로팅 게이트의 표면적을 넓힐 수 있을 뿐만아니라 제품의 신뢰성을 향상시킬 수 있는 이점을 가진다. 게다가 본 발명은 불휘발성 반도체 메모리 장치에 인가되는 전압을 낮출 수 잇는 이점을 가진다.

Claims (11)

  1. 불휘발성 반도체 메모리 장치의 제조방법에 있어서:
    반도체 기판 혹은 웰상에 형성되는 활성화영역을 분리하는 소자분리막을 형성하는 과정과;
    상기 활성화영역상에 제1절연막을 형성하는 과정과;
    상기 게이트 절연막과 상기 소자분리막 상에 제1도전층과 제2절연막을 순차적으로 형성하는 과정과;
    상기 소자분리막상의 일부영역을 마스크에 의해 상기 제1도전층의 소정깊이까지 식각한 후 상기 반도체 기판 혹은 웰과 동일한 도전형을 가지는 불순물을 이온주입하여 고농도 매몰층을 형성하는 과정과;
    상기 마스크를 제거한후 상기 결과물 전면에 제3절연막을 형성하는 과정과;
    상기 결과물을 상기 제2절연막이 드러날때까지 식각하여 상기 제2절연막의 일 측벽에 제3절연막 스페이서를 형성하는 과정과;
    상기 결과물 전면에 제2도전층을 형성한후 상기 소자분리막을 식각 정지물로 사용하는 이방성식각을 행하여 상기 제3절연막 스페이서의 일 측벽에 제2도전층 스페이서를 형성하는 과정과;
    상기 결과물상에 습식식각을 행하여 상기 소자분리막상부에 홈을 형성하는 과정과;
    상기 제2절연막과 제3절연막 스페이서를 식각한후 결과물 전면에 제4절연막을 형성하는 과정과;
    상기 제4절연막 상에 제3도전층을 형성한 후 사진 및 식각공정에 의해 셀 게이트를 형성하는 과정과;
    상기 셀 게이트를 마스크로 하는 셀프얼라인 이온주입으로 소오스와 드레인 졍션을 형성하는 과정을 포함함을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  2. 제1항에 있어서, 상기 제4절연막은 산화막과 질화막 그리고 산화막 순으로 침적된 절연막임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  3. 제1항에 있어서, 상기 제2도전층 스페이서와 상기 제1도전층은 플로팅 게이트임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  4. 제1항에 있어서, 상기 제3도전층은 제어게이트임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  5. 제1항에 있어서, 상기 제2,3절연막의 두께는 1000Å에서 3000Å사이의 두께임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  6. 제1항에 있어서, 상기 제1,2,3도전층의 두께가 1000Å에서 3000Å사이의 두께임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  7. 제1항에 있어서, 상기 소자분리막은 산소분위기에서 성장되는 필드 옥사이드임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  8. 제1항에 있어서, 상기 이방성식각되는 소자분리막의 깊이는 500Å에서 3000Å사이의 깊이임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  9. 제1항에 있어서, 상기 제2.3절연막은 질화막 혹은 산화막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  10. 제9항에 있어서, 상기 질화막은 화학기상증착법으로 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  11. 불휘발성 반도체 메모리 장치에 있어서:
    상기 반도체 기판 혹은 웰상에 활성화영역을 분리하며, 상부에 타원형의 홈을 가지는 필드산화막과;
    상기 활성화영역상에 형성되는 제1절연막과;
    상기 제1절연막의 상부와 상기 필드산화막의 홈까지 신장되어 형성되는 플로팅 게이트와;
    상기 노출된 플로팅 게이트 상부 전면에 형성되는 제2절연막과;
    상기 제2절연막 상부에 형성되는 제어게이트를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR20000027416A (ko) * 1998-10-28 2000-05-15 윤종용 산소 이온주입을 이용한 불휘발성 메모리 장치의 소자 분리방법
KR100358046B1 (ko) * 1999-12-29 2002-10-25 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법

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