KR100289736B1 - 불휘발성 반도체 메모리 장치의 제조방법 - Google Patents

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Abstract

칩 크기가 줄어들고 가동 속도가 개선된 EEPROM장치의 제조방법에 관하여 개시한다. 반도체 기판상에 제1 절연막 및 제1막을 순차적으로 형성하는 단계와, 상기 제1막을 패터닝하여 그 사이에 제1 개구부를 갖는 제1막 패턴을 형성하는 단계와, 상기 제1 개구부에 대응되는 기판의 표면 근방에 불순물을 1차 이온주입하는 단계와, 상기 제1막 패턴이 형성되어 있는 기판의 전면에 제2막을 형성하는 단계와, 상기 제2막을 식각하여 상기 제1막 패턴의 측벽에 대응하여 스페이서막을 형성하는 단계와, 상기 스페이서막을 식각 마스크로하여 상기 제1 절연막을 식각하여 상기 제1 개구부보다 작은 크기의 제2 개구부를 갖는 제1 절연막 패턴을 형성하는 단계와, 상기 제1막 패턴 및 스페이서막을 선택적으로 식각하여 제거하는 단계와, 상기 제2 개구부에 터널 절연막을 형성하는 단계와, 상기 터널 절연막 및 제1 절연막 패턴상에 제1 폴리실리콘막 패턴을 형성하는 단계와, 상기 제1 폴리실리콘막 패턴상에 제2 절연막을 게재하여 제2 폴리실리콘막 패턴을 형성하는 단계와, 및 상기 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막 패턴을 이온주입 마스크로 하여 불순물을 2차 이온주입하는 단계를 포함한다. 따라서, 터널창의 크기가 작아짐으로 인하여 셀의 활성 영역의 크기가 줄어들어 칩크기를 줄일 수 있어 동작속도를 빠르게 할 수 있다.

Description

불휘발성 반도체 메모리 장치의 제조방법
제1도는 일반적인 EEPROM의 개략적인 회로도이다.
제2(a)도 내지 제2(e)도는 상기 제1도의 종래기술에 의해 EEPROM 제조방법을 도시한 단면도이다.
제3(a)도 내지 제3(i)도는 본 발명의 실시예 1에 의한 EEPROM의 제조방법을 설명하기 위한 단면도이다.
본 발명은 불휘발성 반도체 메모리장치의 제조방법에 관한 것으로, 특히 칩 크기가 줄어들고 가동 속도가 개선된 전기적으로 프로그램 및 소거가 가능한 반도체 메모리(Electrically Erasable & Programmable Read Only Memory, 이하 EEPROM이라 함)장치의 제조방법에 관한 것이다.
데이타 처리 시스템에 있어서 정보를 저장하기 위한 기억장치는 대단한 중요성을 가지고 있다. 반도체 메모리장치는 전원공급이 중단되면 메모리 내용의 손실을 휘발성(Volatile) 메모리 장치와 계속 저장하는 불휘발성(Nonvolatile) 메모리장치가 있다. 불휘발성 메모리장치는 저장된 데이타의 내용을 바꿀 수 있는 능력이나 이를 사용함에 있어서 조작상의 제한등의 여러가지 실제적인 난점 때문에 그 활용이 제한되어 왔다.
그러나 MOS부유게이트(Floatin gate)구조를 채용한 불휘발성 메모리장치는 널리 사용되고 있다. 이러한 장치는 반도체기판과 전기적으로 절연시킨 전도성물질로 된 부유게이트를 사용하는데 이 부유게이트는 반도체기판과 정전 용량결합이 되어 있으므로 부유게이트의 하전상태를 감지하는 MOS트랜지스터를 형성하게 된다. 부유게이트의 전하의 존재여부에 따라 이 MOS트랜지스터는 전도상태(ON) 또는 비전도상태(OFF)로 있게 되어 데이타 “1” 또는 “0”을 저장하게 된다. 부유게이트에 전하를 주입시키고 제거시키는 메카니즘(mechanism)으로는 애벌런치 항복(Avalanche breakdown)에 의해 생성되는 열전자(Hot electron) 및 터널링(Tunneling) 효과 등이 사용된다.
이러한 불휘발성 반도체 메모리장치중에서도 전기적으로 데이타를 소거하고 프로그램할 수있는 EEPROM(Electrically Erasable & Programmable Read Only Memory)의 수요가 증대되고 있다.
제1도는 일반적인 EEPROM의 개략적인 회로도이다. 구체적으로, 참조부호 BL 및 WL은 각각 비트 라인 및 워드 라인을 나타내며, 참조부호 S 및 D는 각각 소오스와 드레인을 나타낸다. 또한, 참조 부호 CG 및 FG는 각각 제어게이트와 부유게이트를 나타내며, T는 부유게이트의 하부의 절연막(유전체막)을 나타낸다. 상기 제1도의 EEPROM은 2개의 트랜지스터로 이루어져 있으며, 셀을 선택하는데 사용되는 선택 트랜지스터(Slect Transistor: STr)와 부유게이트에 전자를 저장시키는 역할을 하는 스토리지 트랜지스터(Storage Transistor: MTr)로 구성된다. 상기 제1도에 도시된 상기 EEPROM의 동작조건을 표에 나타내었으며, 이를 참조하여 동작방법을 설명한다. 하기 표에서 Vpp는 20V내외의 소오스 전압을 나타낸다.
[표 1]
먼저, 부유게이트(Floating gate)에서 전자를 드레인으로 이동시키는 쓰기동동작은, 스토리지 트랜지스터를 온(on)시키기 위하여 비트라인과 워드라인에 Vpp전압을 인가한다. 또한, 스토리지 트랜지스터의 소오스는 플로팅 상태에 놓고 제어 게이트의 전압은 “0”으로 조절한다. 그러면, 부유게이트의 포텐셜은 드레인보다 낮아져서 터널 게이트를 통하여 부유게이트로부터 드레인으로 전자들이 흐른다. 그 결과, 부유게이트의 포텐셜은 높아지고 스토리지 트랜지스터는 온 상태를 유지한다.
반면에, 드레인에서 부유게이트(Floating gate)로 전자를 이동시키는 소거동작은, 스토리지 트랜지스터를 온(on)시키기 위하여 워드라인에 Vpp전압을 인가하고 비트라인은 전압을 “0”으로 조절한다. 또한, 스토리지 트랜지스터의 소오스 전압은 “0”으로 조절하고 제어게이트 Vpp를 인가한다. 그러면, 부유게이트의 포텐셜은 드레인보다 높아져서 터널 게이트를 통하여 드레인으로부터 부유게이트로 전자들이 흐른다. 그 결과, 부유게이트의 포텐셜은 낮아지고 스토리지 트랜지스터는 오프 상태를 유지한다. 또한, 셀의 읽기동작은 비트라인에 1-2V, 워드라인에 5V, 및 제어게이트에 0-3V로 유지하여 실행한다.
한편, 상기 EEPROM에 있어서, 상기 부유게이트와 제어게이트사이의 절연막에 의해 형성되어 커패시터의 비(커플링비(coupling ratio)라고 함)에 따라 제어게이트에 가해진 전압이 부유게이트에 전달되는 정도가 결정된다. 다시 말하면, 커플링비가 EEPROM셀의 동작에 영향을 주게 되는데, 커패시턴스값은 접촉면적에 비례하므로 제어게이트와 부유게이트 사이의 면적에 좌우되어 EEPROM셀의 동작특성이 변화하게 되며, 실제적으로 동작 전압은 커플링비와 Vpp의 곱으로 나타낼 수 있다.
상기 EEPROM의 동작상태에 따라 커플링비는 다음과 같이 표현된다. 부유게이트에 전하의 축적이 일어날때(데이타를 소거할 때)의 커플링비 γe와 부유게이트로 부터 전하가 방출될 때(데이타를 쓸때)의 커플링비 γw는
이다. 여기서, Cint는 부유게이트와 제어게이트의 커패시턴스 값이고, Ctun은 터널산화막 커패시턴스, Ctot은 Cint, Ctun및 Cox(게이트 산화막의 커패시턴스)의 합이다.
상기 γe와 γw는 일반적으로 0.7수준으로 알려져 있으며, 이 값이 1에 가까와질수록 EEPROM셀의 동작이 저전압에서 고속으로 동작할 수 있다. 상기 EEPROM셀을 저전압에서 고속으로 동작시키기 위하여, 커플링비를 바탕으로 셀 사이즈를 축소하는 측면과 동작전압을 감소시키는 측면으로 연구 노력이 전행되어 왔다. 따라서, 고집적화됨에 따른 셀사이즈 특히 터널창의 축소는 동작 속도 및 커플링비를 결정하는데 매우 중요한 요소이다.
제2(a)도 내지 제2(e)도는 상기 제1도의 종래기술에 의한 EEPROM의 제조방법을 도시한 단면도이다.
제2(a)도에서, p형 기판(11)상에 게이트 산화막(12)을 형성한 후, 이어서 제1 포토레지스트를 도포한 후 게이트 산화막상에서 패터닝하여 제1 포토레지스트 패턴(13)을 형성한다. 상기 제1 포토레제스트 패턴(13)에 의해 노출된 게이트 산화막(12)의 하부에 대응되는 기판의 표면은 후공정의 이온 주입을 통하여 드레인의 일부로서 사용되고, 또 쓰기 또는 소거 동작을 위하여 N형 불순물이 주입된 쓰기 또는 소거 동작을 위하여 N형 불순물이 주입된 쓰기 또는 소거영역을 형성된다. 다음에, 비소와 같은 N형 불순물을 상기 제1 포토레지스터 패턴(13)을 이온 주입마스크로 하여 이온주입을 실시한다. 이어서 상기 제1 포토레지스트 패턴(13)을 제거한 후 소정의 열처리를 통하여 N형 불순물이 주입된 쓰기 또는 소거영역(15: 이하, 제1 불순물영역이라 칭함)을 형성한다.
제2(b)도에서, 게이트 산화막(12)상에 제2 포토레지스트를 도포하고 패터닝하여 상기 제1 불순물영역에 대응하여 오픈된 제2 포토레지스터 패턴(16)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(16)을 식각마스크로 하여 상기 게이트 산화막(12)을 식각한다. 이렇게 되면 상기 게이트 산화막(12)내에 제1 불순물영역(15)이 노출되면서 개구부(18)가 형성된다.
제2(c)도에서, 먼저 상기 제2 포토레지스터 패턴(16)을 제거한 후 제1 불순물영역(15)이 노출되어 있는 상기 개구부(18)에 터널 산화막(19)을 형성한다.
제2(d)도에서, 상기 게이트 산화막(12) 및 터널 산화막(19)의 전면에 제1 폴리실리콘막(17)을 형성한다. 이어서, 상기 제1 폴리실리콘막(17)을 패터닝하여 폴리실리콘막 패턴(도시되어 있지 않음)을 형성한다. 상기 패터닝 공정은 부유 게이트의 길이(length)를 결정하기 위해 실시한다.
제2(e)도에서, 상기 제1 폴리실리콘막(17)상에 산화막 및 제2 폴리실리콘막을 순차적으로 형성한 후 패터닝하여 제1 폴리실리콘막 패턴(21), 산화막 패턴(20) 및 제2 폴리실리콘막 패턴(22)을 형성한다. 이렇게 되면, 제1 폴리실리콘막 패턴(17)으로 구성되는 부유 게이트와 제2 폴리실리콘막으로 구성되는 제어 게이트(22)가 형성된다. 다음에, 비소와 같은 N형 불순물을 상기 제1 폴리실리콘막 패턴(21) 및 제2 폴리실리콘막 패턴(22)을 이온주입 마스크로 하여 이온주입하여 제2 불순물영역(23, 24)을 형성한다. 상기 제2 불순물영역(23, 24)은 트렌지스터의 소오스 또는 드레인영역으로 사용한다.
상기 방법은 게이트 산화막을 선택적으로 식각하여 개구부(터널창)를 형성한 후 그 위에 터널 산화막을 형성한다. 따라서, 포토공정의 분해능에 따라 터널창의 면적이 결정되기 때문에, 포토공정의 장비에 따라서 터널창 형성의 재현성이 문제되며 또한 터널창 크기의 한계에 이르는 문제점이 있다.
따라서, 본 발명의 목적은 터널창의 면적을 축소하기 위하여, 공정이 단순하고 포토 공정의 분해능에 구애받지 않는 불휘발성 메모리장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은, 제1 도전형의 반도체 기판상에 제1 절연막 및 제1막을 순차적으로 형성하는 단계; 상기 제1막을 패터닝하여 그 사이에 제1 개구부를 갖는 제1막 패턴을 형성하는 단계; 상기 제1 개구부에 대응되는 기판의 표면 근방에 제2 도전형의 불순물을 1차 이온주입하는 단계; 상기 제1막 패턴이 형성되어 있는 기판의 전면에 제2막을 형성하는 단계; 상기 제2막을 식각하여 상기 제1막 패턴의 측벽에 대응하여 스페이서막을 형성하는 단계; 상기 스페이서막을 식각 마스크로하여 상기 제1 절연막을 식각하여 상기 제1 개구부보다 작은 크기의 제2 개구부를 갖는 제1 절연막 패턴을 형성하는 단계; 상기 제1막 패턴 및 스페이서막을 선택적으로 식각하여 제거하는단계; 상기 제2 개구부에 터널 절연막을 형성하는 단계; 상기 터널 절연막 및 제1 절연막 패턴상에 제1 폴리실리콘막 패턴을 형성하는 단계; 상기 제1 폴리실리콘막 패턴상에 제2 절연막을 게재하여 제2 폴리실리콘막 패턴을 형성하는 단계; 및 상기 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막 패턴을 이온주입 마스크로 하여 제2 도전형의 불순물을 2차 이온주입하는 단계를 포함하는 것을 특징한다.
상기 제1막은 폴리실리콘으로 형성하고, 제2막과 스페이서막은 폴리실리콘 또는 질화물로 형성할 수 있다. 또한, 상기 제1막 패턴 및 스페이서막의 선택적 제거는 습식식각방법을 사용하여 실시할 수도 있으며, 에치백 공정을 이용하여 실시할 수도 있다.
또한, 본 발명은, 제1 도전형의 반도체 기판상에 제1 절연막 및 제1막을 순차적으로 형성하는 단계; 상기 제1막을 패터닝하여 그 사이에 제1 개구부를 갖는 제1막 패턴을 형성하는 단계; 상기 제1막 패턴이 형성되어 있는 기판의 전면에 제2막을 형성하는 단계; 상기 제2막을 이방성식각하여 상기 제1막 패턴의 측벽에 대응하여 스페이서막을 형성하는 단계; 상기 스페이서막을 이온 주입마스크로 하여 기판의 표면 근방에 제2 도전형의 불순물을 1차 이온주입하는 단계; 상기 스페이서막을 식각 마스크로하여 상기 제1 절연막을 식각하여 상기 제1 개구부보다 작은 크기의 제2 개구부를 갖는 제1 절연막 패턴을 형성하는 단계; 상기 제1 절연막 패턴 및 스페이서막상에 제3막을 형성하고 에치백하여 상기 제2 개구부에 제3막 패턴을 형성하는 단계; 상기 제1막 패턴 및 스페이서막을 선택적으로 식각하여 제거하는 단계; 상기 제3막 패턴을 식각하여 제거하는 단계; 상기 제3막 패턴이 제거된 제2 개구부에 터널 절연막을 형성하는 단계; 상기 터널 절연막 및 제1 절연막 패턴상에 제1 폴리실리콘막 패턴을 형성하는 단게; 상기 제1 폴리실리콘막 패턴상에 절연막을 게재하여 제2 폴리실리콘막 패턴을 형성하는 단계; 및 상기 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막 패턴을 이온주입 마스크로 하여 제2 도전형의 불순물을 2차 이온주입하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, Ctot을 작게하여 γe를 크게하여 Vpp를 낮출 수 있으며, Ctun을 0에 근사시켜 γw가 1에 가깝도록 하여 역시 Vpp를 낮출 수 있다. 또한, 터널창의 크기가 작아짐으로 인하여 셀의 활성 영역의 크기가 줄어들어 칩크기를 줄일 수 있어 동작속도를 빠르게 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
[실시예 1]
제3(a)도 내지 제3(i)도는 본 발명의 실시예 1에 의한 EEPROM의 제조방법을 설명하기 위한 단면도이다.
제3(a)도는 기판(30)상에 제1 절연막(32)과 제1막(34)을 순차적으로 형성하는 단계를 나타낸다. 구체적으로, 제1 도전형의 반도체 기판(30), 예컨데 P형 기판(30)상에 제1 절연막(32)을 200Å 내지 1000Å의 두께로 형성한다. 상기 제1 절연막(32)은 게이트 절연막으로 사용된다. 이어서, 상기 제1 절연막상(32)에 폴리실리콘을 CVD방법으로 증착하여 제1막(34)을 형성한다.
제3(b)도는 상기 제1막(34)을 패터닝하는 단계를 나타낸다. 구체적으로, 상기 제1막(34)상에 포토레지스트를 도포한 후 패터닝하여 포토레지스트 패턴(36)을 형성한다. 이어서, 상기 포토레지스트 패턴(36)을 식각마스크로 하여 상기 제1막(34)을 식각하여 제1 개구부(38)를 갖는 제1막 패턴(34a)을 형성한다. 상기 제1 개구부(38)는 본 발명에서는 예컨데 폭과 길이의 비(W/L)를 1.0㎛ × 1.0㎛으로 조절한다. 이렇게 되면, 상기 포토레지스트 패턴(36)에 의해 오픈된 제1 절연막(30)은 노출되고, 노출된 제1 절연막의 하부의 기판 표면은 후공정의 이온 주입을 통하여 드레인의 일부로서 사용되고, 또 쓰기 또는 소거 동작을 위하여, 불순물이 주입된 쓰기 또는 소거 영역을 형성하는데 이용된다.
다음에, 상기 제1 도전형과 반대의 제2 도전형의 불순물, 예컨데, 비소와 같은 N형 불순물을 상기 포토레지스터 패턴(36)을 이온 주입마스크로 하여 이온주입을 실시한다. 이어서, 상기 포토레지스터 패턴을 제거한후 소정의 열처리를 통하여 N형 불순물이 주입된 쓰기 또는 소거영역(40: 이하, 제3 불순물영역이라 칭함)을 형성한다.
제3(c)도는 제1 개구부(38)가 포함된 제1막 패턴(34a)상에 제2막(42)을 형성하는 단계를 나타낸다. 먼저, 제1막 패턴(34a)의 형성에 사용되었던 포토레지스터 패턴(36)을 제거한다. 이어서, 제1 개구부(38)가 포함된 제1막 패턴(34a)상에 폴리실리콘 또는 질화물로 제2막(42)을 소정의 두께로, 예컨데 0.4㎛의 두께로 형성한다.
제3(d)도는 상기 제2막(42)을 이방성 식각하여 스페이서막(42a)를 형성하는 단계를 나타낸다. 구체적으로, 상기 제2막(42)을 이방성 식각하여 제1막 패턴(34a)의 양측벽에 스페이서막(42a)을 형성한다. 상기 스페이서막(42a)은 후공정에서 제1 절연막(32)의 식각마스크로 사용된다.
제3(e)도는 상기 스페이서막(42a)를 식각마스크로 하여 상기 제1 절연막(32)을 식각하는 단계를 나타낸다. 구체적으로, 상기 스페이서막(42a)를 식각마스크로 하여 상기 제1 절연막(32)을 식각하면, 제2 개구부(44)를 갖는 제1 절연막 패턴(32a)이 형성된다. 이때, 제2 개구부(44)를 갖는 제1 절연막 패턴(32a)이 형성된다. 이때, 제2 개구부(44)의 크기는 상기 제2막(42)의 두께에 따라 결정된다. 예를 들어, 상기 제2막(42)의 두께가 상술한 바와 같이 0.4㎛이면, 1.0㎛ × 1.0㎛의 제1 개구부(38)가 0.2㎛ × 0.2㎛의 크기가 되어 약 96% 감소된다.
제3(f)도는 결과물 전면에 제3막을 형성한후 에치백하여 제3막 패턴(46)을 형성하는 단계를 나타낸다. 구체적으로, 상기 제2 개구부(44), 스페이서막(42a) 및 제1막 패턴(34a)이 형성된 기판의 전면에 제3막을 예컨데 포토레지스트로 형성한다. 이어서, 상기 제3막을 에치백하여 상기 제2 개구부(44)에 대응하여 제3막 패턴(46)을 형성한다.
제3(g)도는 스페이서막(42a) 및 제1막 패턴(34a)을 식각하는 단계를 나타낸다. 구체적으로, 상기 스페이서막(42a) 및 제1막 패턴(34a)을 통상의 습식식각 또는 건식 식각방법을 통해 제거한다. 이렇게 되면, 기판상에는 제2 절연막 패턴(46)과 제1 절연막 패턴(46)이 남는다.
제3(h)도는 제3막 패턴(46)을 제거한 후 터널 절연막(48)을 형성하는 단계를 나타낸다. 먼저, 제3막 패턴(46)을 습식 또는 건식방법으로 제거한다. 상기 제3막 패턴(46)이 식각된 부분은 상기 제2 개구부(44)에 해당하며 후공정에서 터널절연막(터널 유전체막)이 형성될 영역이다. 이어서, 제3 불순물영역(40)이 노출되어 있는 상기 제2 개구부(44)에 60Å~140Å 두께의 얇은 터널절연막(48)을 형성한다.
제3(i)도는 제1 폴리실리콘막 패턴(50), 제1 폴리실리콘막 패턴(52) 및 제2 절연막 패턴(54)을 형성하는 단계를 나타낸다. 구체적으로, 상기 제1 절연막 패턴(32a) 및 터널 절연막(48)상에 예컨대 제1폴리실리콘막을 1000Å~3000Å 두께로 형성한다.
다음에, 상기 제1 폴리실리콘막상에 제2 절연막 및 제2 폴리실리콘막을 순차적으로 형성한다. 이어서, 상기 제2 절연막, 제1 폴리실리콘막 및 제2 폴리실리콘막을 패터닝하여 제1 폴리실리콘막 패턴(50), 제2 절연막 패턴(52) 및 제2 폴리실리콘막 패턴(54)을 형성한다. 이렇게 되면, 제1 폴리실리콘막으로 구성되는 부유 게이트와 제2폴리실리콘막으로 구성되는 제어 게이트가 형성된다.
다음에, 비소와 같은 N형 불순물을 상기 제1 폴리실리콘막 패턴(50) 및 제2 폴리실리콘막 패턴(54)을 이온주입 마스크로 하여 소오스 및 드레인 형성을 위해 상기 결과물상에 N형 불순물로서 As를 이온주입하여 제4 불순물영역(56)을 형성하여 완성한다.
[실시예 2]
실시예 2는 상기 실시예 1에서 제3 불순물 영역(40)을 형성할때, 제1막 패턴(34a)을 형성하는 단계(제3(b)도)후에 이온 주입을 실시하지 않고 스페이서막(42a)을 형성하는 단계(제3(e)도)후에 이온 주입을 실시하는 것을 제외하고는 동일하다. 따라서, 실시예 2의 제3 불순물 영역은 실시예 1과 비교하며 볼때 작은 크기로 형성된다.
[실시예 3]
실시예 3은 실시예 1 및 실시예 2에서 상기 제1막 패턴(34a)과 스페이서막(42a)를 식각할때 에치백 공정을 사용하지 않고 습식식각 공정을 사용하는 것을 제외하고는 동일하다. 또한, 실시예 3에서는 제1막 패턴(43a) 및 스페이서막(42a)을 질화막으로 형성하고, 제1 절연막(32)을 산화막으로 형성한다.
먼저, 실시예 1의 제3(a)도 내지 제3(e)도까지의 공정은 동일하게 실시한다. 이어서, 스페이서막(42a)과 제1막 패턴(34a)을 제거할 때, 스페이서막(42a), 제1막 패턴(34a) 및 기판(30)과의 식각선택비가 현격한 식각액을 사용하여 스페이서막(42a)과 제1막 패턴(34a)을 습식 제거한다. 이렇게 되면, 기판상에는 제1 절연막 패턴만이 남는다.
다음에, 실시예 1의 제3(h)도 이후의 공정을 실시하여 EEPROM을 제조한다.
이상, 본 발명에 의하면, 식 1에서 Ctot을 작게하여 γe를 크게하여 Vpp를 낮출 수 있으며, 식 2에서 Ctun을 0에 근사시켜 γw가 1에 가깝도록 하여 역시 Vpp를 낮출 수 있다.
또한, 터널창의 크기가 작아짐으로 인하여 활성 영역의 크기가 줄어들어 칩크기를 줄일 수 있어 동작속도를 빠르게 할 수 있다.
이상, 본 발명을 구체적인 실시예들을 들어 설명하였으나, 본 발명은 상기 실시예에 국한되지 아니하고, 당업자가 가진 통상적인 지식의 범위내에서 그 변형이나 개량이 가능하다.

Claims (5)

  1. 제1 도전형의 반도체 기판상에 제1 절연막 및 제1막을 순차적으로 형성하는 단계; 상기 제1막을 패터닝하여 그 사이에 제1 개구부를 갖는 제1막 패턴을 형성하는 단계; 상기 제1 개구부에 대응되는 기판의 표면 근방에 제2 도전형의 불순물을 1차 이온주입하는 단계; 상기 제1막 패턴이 형성되어 있는 기판의 전면에 제2막을 형성하는 단계; 상기 제2막을 식각하여 상기 제1막 패턴의 측벽에 대응하여 스페이서막을 형성하는 단계; 상기 스페이서막을 식각 마스크로하여 상기 제1 절연막을 식각하여 상기 제1 개구부보다 작은 크기의 제2 개구부를 갖는 제1 절연막 패턴을 형성하는 단계; 상기 제1막 패턴 및 스페이서막을 선택적으로 식각하여 제거하는 단계; 상기 제2 개구부에 터널 절연막을 형성하는 단계; 상기 터널 절연막 및 제1 절연막 패턴상에 제1 폴리실리콘막 패턴을 형성하는 단계; 상기 제1 폴리실리콘막 패턴상에 제2 절연막을 게재하여 제2 폴리실리콘막 패턴을 형성하는 단계; 및 상기 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막 패턴을 이온주입 마스크로 하여 제2 도전형의 불순물을 2차 이온주입하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1막은 폴리실리콘으로 형성하고, 제2막과 스페이서막은 폴리실리콘 또는 질화물로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  3. 제1항에 있어서, 상기 제1막 패턴 및 스페이서막의 선택적 제거는 습식식각방법을 사용하여 실시하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  4. 제1항에 있어서, 상기 제1막 패턴 및 스페이서막의 선택적 제거는 에치백 공정응 이용하여 실시하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
  5. 제1 도전형의 반도체 기판상에 제1 절연막 및 제1막을 순차적으로 형성하는 단계; 상기 제1막을 패터닝하여 그 사이에 제1 개구부를 갖는 제1막 패턴을 형성하는 단계; 상기 제1막 패턴이 형성되어 있는 기판의 전면에 제2막을 형성하는 단계; 상기 제2막을 이방성식각하여 상기 제1막 패턴의 측벽에 대응하여 스페이서막을 형성하는 단계; 상기 스페이서막을 이온 주입마스크로 하여 기판의 표면 근방에 제2 도전형의 불순물을 1차 이온주입하는 단계; 상기 스페이서막을 식각 마스크로하여 상기 제1 절연막을 식각하여 상기 제1 개구부보다 작은 크기의 제2 개구부를 갖는 제1 절연막 패턴을 형성하는 단계; 상기 제1 절연막 패턴 및 스페이서막상에 제3막을 형성하고 에치백하여 상기 제2 개구부에 제3막 패턴을 형성하는 단계; 상기 제1막 패턴 및 스페이서막을 선택적으로 식각하여 제거하는 단계; 상기 제3막 패턴을 식각하여 제거하는 단계; 상기 제3막 패턴이 제거된 제2 개구부에 터널 절연막을 형성하는 단계; 상기 터널 절연막 및 제1절연막 패턴상에 제1 폴리실리콘막 패턴을 형성하는 단계; 상기 제1 폴리실리콘막 패턴상에 절연막을 게재하여 제2 폴리실리콘막 패턴을 형성하는 단계; 및 상기 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막 패턴을 이온주입 마스크로 하여 제2 도전형의 불순물을 2차 이온주입하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
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