KR100311486B1 - 반도체메모리장치및그의제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 특히 집적도를 향상시키고 소비전력을 감소시키는 반도체 메모리 장치 및 그의 제조방법에 관한 것으로, 반도체 메모리 장치의 단위셀 구성이 제 1 도전형 반도체 기판; 상기 제 1 도전형 반도체 기판상에 형성되어 전하를 충전 또는 방전하는 제 1 너비의 제 1 전극; 상기 제 1 전극상에 제 1 너비보다 큰 제 2 너비를 갖고 형성되어 제 1 전극의 전하 충방전을 제어하는 제 2 전극; 그리고 상기 제 1 전극과 오버랩되지 않는 부분의 제 2 전극의 하측에 구성된 전하 인-아웃단; 상기 제 2 전극의 양측에 전하 인-아웃단의 크기만큼 제 2 전극과 이격되어 반도체 기판 표면 내에 형성되는 제 2 도전형의 불순물 영역을 포함하여 구성된다.

Description

반도체 메모리 장치 및 그의 제조방법
본 발명은 반도체 메모리에 관한 것으로, 특히 집적도를 향상시키고 소비전력을 감소시키는 반도체 메모리 장치 및 그의 제조방법에 관한 것이다.
최근 반도체 메모리 시장에서는 비휘발성 반도체 메모리의 일종인 플래쉬 메모리(flash memory)가 크게 주목을 받고 있다.
그 주된 이유는 장차 플래쉬 메모리가 컴퓨터 시스템에서 현재 가장 널리 쓰이고 있는 외부 기억장치인 HDD(Hard Disk Drive)를 대체할 것으로 예상되기 때문이다.
현재 컴퓨터 시스템예서는 캐쉬(cashe) 메모리와 주 기억장치로는 전기적으로 바꾸어 쓰기(read/write)가 가능한 SRAM 또는 DRAM을 거의 대부분 쓰이고 있으나, 이들은 휘발성 메모리이기 때문에 전원을 끄면 저장된 데이터를 소실하는 결점을 가지고 있다.
따라서, 현재의 컴퓨터 시스템에서는 전원이 끊어진 상태에서도 계속하여 데이터를 저장할 수 있는 비휘발성 메모리로 구성된 외부 기억장치들을 별도로 갖고 있다.
현재 이러한 외부 기억장치로는 HDD와 같은 디스크 또는 자기 테이프 등의 자기 메모리가 주로 쓰이고 있다.
이는 자기 메모리가 데이터를 읽는 속도가 느리고 소비전력이 크며, 무게가 무거울 뿐만 아니라 외부의 충격에 약하며 소형화에 어려운 단점을 갖고 있었으나,플래쉬 메모리가 나오기 전에는 유일하게 전기적으로 바꾸어 쓰기가 가능하고 비휘발성 반도체 메모리였던 EEPROM 보다는 가격이 월등히 저렴하기 때문이다.
그러나 최근에 전기적으로 바꾸어 쓰기가 가능하고 비휘발성 반도체 메모리이면서도 기존의 EEPROM보다는 가격이 월등히 싼 플래쉬 메모리가 개발되고 또한 소형화, 경량화, 저전력화, 높은 내충격성 등의 특성을 요구하는 포터블 컴퓨터(portable computer)가 점차 널리 보급됨에 따라 HDD를 플래쉬 메모리로 대처하려는 움직임이 전 세계적으로 강하게 일고 있다.
비록 현재는 대부분의 플래쉬 메모리를 사용하는 시스템 메이커들은 HDD와 플래쉬 메모리의 가격차 때문에 퍼스널 컴퓨터 시스템(personal computer system)에서는 기존의 HDD를 사용하면서 HDD 보조용 메모리로 PCMCIA 플래쉬 메모리 카드를 함께 사용하고 있다.
그러나 빠르면 1997년 이후 64M 플래쉬 메모리가 본격적으로 대량 생산이 시작되어 플래쉬 메모리와 HDD의 가격 차가 3배 이하로 줄어들게 되면 HDD 대신에 PCMCIA 플래쉬 메모리 카드가 포터블 컴퓨터의 주된 외부 기억장치로 쓰이게 되기 시작할 것으로 전망되고 있다.
그 밖에도 플래쉬 메모리는 전화기, 페이저, 팩시밀리, 랜(LAN) 등의 통신 장비나, TV, VCR, 게임기, 카메라, 오디오 등의 가전제품, 자동차 부품, 군사용 전자기기, 또는 의료기기 등의 광범위한 분야에서 기억장치로 널리 쓰일 전망이다.
종래의 메모리 소자 중 EEPROM을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제 1 도는 종래의 EEPROM의 회로적 구성도로서, 가장 대표적인 플래쉬 EEPROM 소자 중의 하나인 인텔(INTEL)의 "ETOX" 플래쉬 EEPROM의 단위 셀 회로도이다.
일반적인 EEPROM 셀은 적층형 트랜지스터( stacked-gate MOSFET) 구조를 갖고 있는 FAMOS(Floating-gate Avalanche-injection Metal Oxide Semicondutor)로 되어 있으며, 각 셀의 제어 게이트(control gate)는 하나의 워드 라인(W/L), 각 셀의 드레인(D)은 하나의 비트 라인(B/L)에 접속되어 있고, 각 셀의 소오스(S)는 하나의 공통 소오스 라인(C.S)에 접속되어 있다.
또한, 각 비트 라인(B/L)은 하나의 센스엠프(SA)의 일 입력단자에 연결되어 있고, 센스엠프(SA)의 타 입력단자는 기준전압(Vref)에 연결되어 있다.
상기와 같이 회로적으로 구성된 일반적인 EEPROM 셀의 구조는 제 2 도와 같다.
즉, P형 실리콘 기판(1)위에 부유 게이트(F.G)와 제어 게이트(Control gate)(C.G)가 차례로 적층되어 형성되고, 상기 부유 게이트(F.G) 양측의 P형 실리콘 기판(1)상에 N형 불순물 영역인 소오스 영역(S) 및 트레인 영역(D)이 형성된다.
여기서, 실리콘 기판(1) 및 부유 게이트(F.G)와 제어 게이트(C.G) 사이에는 절연막이 형성되는데 부유 게이트(F.G)와 제어 게이트(C.G) 사이에는 일반적인 트랜지스터의 게이트 절연막 정도의 두께로 형성되고, 부유 게이트(F.G)와 실리콘 기판(1) 사이에는 터널 절연막(Tunnel oxide)(약 100Å 이하)이 형성된다.
이와 같은 종래의 플래쉬 EEPROM의 동작은 다음과 같다.
제 3 도는 종래 EEPROM에서 데이터를 기록할 시의 동작 설명도이고, 제 4 도는 종래 EEPROM에서 데이터 소거시의 동작 설명도이다.
먼저, 하나의 셀에 데이터 "1"을 써넣기 위해서는 제 3 도와 같이 그 셀에 해당되는 비트 라인(B/L)에 7∼8V의 전압이 인가되고, 워드 라인(W/L)(제어 게이트(C.G)에 12∼13V 크기의 전압 펄스가 인가되며, 소오스(S)와 기판은 접지된다.
그러면, 드레인(D)과 기판 사이의 PN 접합에서 블랙다운 사태(avalanch breakdown)가 발생되고, 그로 인하여 할 일렉트론(hot electron)들이 생성된다.
이렇게 생성된 핫 일렉트론 중에서 일부가 기판과 터널 산화막 사이니 에너지 장벽 높이(약 3.2eV)보다 더 큰 에너지를 얻어서 기판으로 부터 터널 산화막을 넘어서 부유 게이트(F.G)로 들어가 그곳에 저장된다.
이러한 방법을 채널 핫 일렉트론 인젝션(Channel Hot Electron Injection) 방식이라 한다.
이때, 부유 게이트(F.G)에 저장된 전자의 수가 점차 증가할수록 셀의 문턱전압이 증가한다. 따라서 일반적으로 셀의 문턱전압이 7V 이상이되도록 "쓰기"를 행한다.
일단 전자들이 부유 게이트(F.G)에 저장되면, 부유 게이트(F.G)와 부유 게이트(F.G)를 완전히 둘러싸고 있는 절연막 사이의 에너지 장벽 높이가 3eV보다 크므로 자연적인 전자 방출량은 무시할 만큼 작아서 저장된 전자의 양은 수년 동안 거의 변함없이 유지된다.
셀의 이러한 상태가 이진법에서의 논리"1"을 나타낸다.
상기와 같이 하나의 셀에 쓰여진 데이터를 지우기 위해서는 다음과 같다. 즉, 제 4 도와 같이 기판과 제어 게이트(C.G)를 접지시키고 드레인은 부유(floating)시키며 공통 소오스 라인(C.S)에 12∼13V 크기의 전압 펄스를 인가한다.
그러면 Fowler-Nordheim 터널링 현상에 의하여 부유 게이트(F.G)에 저장되어 있던 전자들이 부유 게이트(F.G)로 부터 얇은 게이트 산화막을 통과해서 소오스(S)로 방출된다.
이때 부유 게이트(F.G)에 저장된 전자들의 방출량이 점차 증가함에 따라 셀의 문턱 전압은 점차 더 낮은 값으로 떨어지므로, 일반적으로는 셀의 문턱전압이 3V 이하가 되도록 소거를 행한다.
따라서 이러한 상태가 이진법에서의 논리 "0"을 나타낸다.
또 한편, 하나의 셀에 저장된 데이터를 읽기 위해서는 다음과 같다.
즉, 그 셀의 드레인(D)에 접속된 비트 라인(B/L)에 1∼2V를 인가하고, 기판과 소오스(S)는 접지시킨다.
그리고 나서 그 셀의 제어 게이트(C,G)에 접속된 워드 라인(W/L)에 3∼5V의 크기의 전압 펄스를 인가한다.
이때, 그 셀에 데이터 "1"이 저장되어 있는 경우에는 셀은 "오프" 상태가 되므로 그 비트 라인(B/L)에 충전된 전하는 방출되지 않고 그대로 있어서 미리 인가된 전위 1∼2V가 그대로 유지된다.
그러나, 그 셀에 데이터 "0"이 저장되어 있는 경우에는 그 셀은 "온" 상태가 되므로 그 비트 라인(B/L)에 충전된 전하는 모두 그 셀을 통하여 소오스(S)로 방출되어 그 비트 라인(B/L)의 전위는 접지상태가 된다.
이러한 비트 라인(B/L)의 전위 차이를 그 비트 라인(B/L)에 연결된 센스 엠프(SA)가 인식하여 그 셀의 저장된 데이터를 읽게 된다.
이와 같은 종래의 "ETOX' 프레쉬 EEFROM의 경우는 데이터를 읽을 때 랜덤 억세스(random acess)가 가능하여 데이터를 읽은 시간이 비교적 짧다는 장점을 갖고 있으나 반면에 아직도 개선해야 할 많은 문제점을 갖고 있었다.
그 중에 대표적인 문제점들은 다음과 같다.
첫째, 셀에 저장된 데이터를 소거할 때 제어 게이트와 기판은 접지하고 소오스에는 13V의 높은 전압을 인가하며 드레인은 외부로 부터 아무런 전압을 인가하지 않기 때문에 소오스와 기판 사이에는 큰 전압 차가 발생한다.
따라서 소오스 접합 영역에서 밴드 투 밴드 터널링(band to band tunneling)과 블랙다운 사태(avalanche breakdown)이 발생한다.
이로 인하여 소오스 접합 영역에서 많은 전자-가전자 쌍이 발생하게 되고, 그 중 일부의 가전자들이 소오스 접합 영역에 형성된 깊은 공핍층 영역에서 전계에 의해 가속되어 높은 에너지를 가진 가전자(소위 hot hole)가 된 후, 터널 산화막에 주입되어 그 중 일부가 게이트 산화에 포획된다.
이렇게 포획된 가전자 들은 소거시에 소거 속도(tunneling rate)를 크게 증가시키는 결과를 낳는다.
이로 말미암아 가전자들이 터널 산화막 내에 포획된 셀들의 소거 문턱전압은 가전자들이 게이트 산화막내에 포획되지 않은 보통의 다른 셀들의 소거 문턱전압보다 크게 낮아진다.
그러므로 경우에 따라서는 이러한 셀들의 소거 문턱전압이 (-)의 값을 갖는 경우도 발생하며 따라서 이러한 경우에는 이들 셀들에서 항상 누설전류가 흐르게 되어 데이터를 읽을 때 에러가 발생하는 결과를 초래한다.
이러한 문제를 과 소거 문제(overerase problem)라 한다.
그리고 상기에서 설명한 바와같이 게이트 산화막 내의 가전자 포획으로 인하여 소거 후의 문턱전압이 지나치게 낮아진 나쁜 셀들(baD bits)은 데이터의 프로그램과 소거가 계속 진행되면서 항상 나쁜 셀들로 남아 있는 것이 아니라 상당 수의 나쁜 셀들은 터널 산화막에 포획된 가전자들이 나중의 소거시에 터널 산화막을 통과하는 전자들과 재 결합하여 소실됨으로 말미암아 보통의 셀들로 돌아온다.
또한, 프로그램/소거의 싸이클이 진행되면서, 어떤 셀들은 초기에는 보통의 셀이었다가 도중에 나쁜 셀(bad cell)로 되는 경우가 많다.
이와 같이 게이트 산화막 내의 가전자들의 포획은 어떤 셀에서 언제 발생할지를 전혀 예측할 수 없음으로 제조 공정후에 실시하는 스크리닝 테스트(screening test)에서 위와 같은 문제가 발생할 수 있는 소자들을 미리 걸러낼 수가 없다.
한편, 상기와 같은 과 소거 문제를 줄이기 위해 종래의 "ETOX" 플래쉬 EEPROM에서는 제 3 도 및 제 4 도에서와 같이 소거 시에 핫 홀(hot hole)의 발생을 줄일 수 있도록 소오스 접합을 딥 그레이드 정션(deep grade junction)으로 만든경우도 있었으나, 이 경우에도 핫 홀의 발생을 완전히 방지하지 못하였으므로, 또한 소오스 접합을 깊게 형성함으로써 단위 셀의 면적을 크게 증가시키고 있다.
둘째, 한 셀을 프로그램할 때 그 셀과 같은 비트 라인에 접속된 다른 선택되지 않는 셀들의 워드 라인은 접지되어 있고 드레인에는 약 7-8V의 전압이 인가된다.
이때 선택되지 않는 셀들 중에서 이미 프로그램된 셀들은 부유 게이트에 전자가 축적되어 있으므로 인하여 보통 부유 게이트의 전위가 -2∼-3V 정도가 된다.
그러므로 선택되지는 않았으나 이미 프로그램된 셀들의 드레인과 부유 게이트 사이에는 약 9-10V의 상당히 전위 차가 형서되어 있으므로, 터널링(Flower-Nordheim Tunneling)에 의해 부유 게이트에 있는 전자가 드레인으로 방출되든지 또는 드레인 접합에 생성된 핫 홀이 분유 게이트로 주입되든지 하여 부유 게이트에 저장된 전자가 소실되는 문제가 발생할 수 있다.
셋째, 종래의 "ETOX" 프레쉬 EEPROM은 채널 핫 일렉트론 인젝션(Channel Hot Electron Injection) 방식을 사용하여 프로그램을 실시하고 있다.
이러한 방식을 사용하여 프로그램을 실시할 경우에는 프로그램 시 프로그램을 위하여 선택된 셀과 연결된 비트 라인에 약 6∼8V의 높은 전압이 인가되고 또한 그 비트 라인에 약 100μA의 큰 전류가 흐른다.
그러므로 프로그램시에 많은 전력이 소비되는 문제가 있었다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 소비 전력 및 데이터의 손실 등을 감소시키고 셀의 크기를 줄여 집적화 하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 제 1 도전형 반도체 기판, 상기 제 1 도전형 반도체 기판상에 형성되어 전하를 충전 또는 방전하는 제1 너비의 제 1 전극; 상기 제 1 전극상에 제 1 너비보다 큰 제 2 너비를 갖고 형성되어 제 1 전극의 전하 충방전을 제어하는 제 2 전극; 그리고 상기 제 1 전극과 오버랩되지 않는 부분의 제 2 전극의 하측에 구성된 전하 인-아웃단; 상기 제 2 전극의 양측에 전하 인-아웃단의 크기만큼 제 2 전극과 이격되어 반도체 기판 표면내에 형성되는 제 2 도전형의 불순물 영역을 포함하여 구성되는 것을 특징으로 한다.
또한 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제조방법은 반도체 기판에 터널링 유전체막을 형성하는 단계; 상기 터널링 유전체막 위에 부유 게이트를 형성하는 단계; 상기 부유 게이트를 포함한 기판 전면에 강유전체막을 형성하는 단계; 상기 부유 게이트 상측의 강유전체막 위에 제어 게이트를 부유 게이트보다 넓은 너비로 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 반도체 메모리 장치 및 그의 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제 5 도는 본 발명의 동작 원리를 설명하기 위한 단위 셀 단면 구조도이다.먼저, 본 발명의 반도체 메모리 장치에서 단위 메모리 셀의 구성은 전하를 충방전하는 부유 게이트(Floating Gate, F.G)와 전하 충방전 및 읽고 쓰기를 제어하기 위해 부유 게이트보다 넓은 너비의 제어 게이트(Control Gate, C.G)가 적층되어 있고, 상기 부유 게이트(F.G)의 최소한 일측의 기판(10)에 부유 게이트와 제어 게이트가 오버랩되지 않은 제어 게이트 하측에 구성되는 전하 인-아웃(Charge in-output)단 및 전하 인-아웃단에 인접한 불순물 영역(14)이 형성되는 적층형 게이트-모스 커패시터(gate-MOS capacitor)의 구조로 되어 있다. (제 5 도에서는 전하 인-아웃단을 양측에 도시하였음)
즉, 구조는 부유 게이트(F.G)와 제어 게이트(C.G)가 적층되고, 상기 부유 게이트(F.G) 양측의 기판에는 불순물 영역(14)이 형성되어 있으므로 적층형 게이트-모스 구조를 하고 있으나, 상기 불순물 영역(14)에 인접하여 부유 게이트와 오버랩되지 않은 제어 게이트 하측에 구성되는 전하 인-아웃단이 전하를 전송하는 채널로 이용되는 것이 아니라, 다음과 같이 프로그램 동작에 따라 그 기능을 수행한다.
일반적인 EEPROM에서와 같이 데이터 "0" 또는 데이터 "1"의 기록은 부유 게이트에 전하를 충전 또는 방전하고, 읽을 때는 부유 게이트(F.G)에 전하가 충전되어 있느냐 방전되어 있느냐와 제어 게이트(C.G)에 펄스가 인가되느냐 되지 않았느냐에 따라 상기 전하 인-아웃단이 형성된 기판에 반전층이 형성되고 되지 않고 하여 상기 제어 게이트(C.G)와 부유 게이트(F.G)간의 커패시터, 상기 부유 게이트(F.G)와 반전층(inversion layer) 간의 커패시터, 및 제어 게이트(C,G)와 불순물 영역(14) 간의 기생 커패시터의 충방전을 이용한 적층형 게이트-모스 커패시터이다.
즉, 제 5 도(a)와 같이 부유 게이트(F.G)에 전하가 저장되어 있으면 불순물영역(14) 사이의 기판(채널영역)에 반전층이 형성되지 않고, 반전층이 형성되지 않으면 불순물 영역(14) 사이의 기판에 전하가 저장되지 않는다.
그리고, 제 5 도(b)와 같이 부유 게이트(F.G)에 전하가 저장되지 않으면 불순물 영역(14) 사이의 기판에 반전층이 형성되고, 반전층이 형성되면 반전층이 형성된 불순물 영역(14) 사이의 기판에 전하가 저장된다.
이와 같이 단위 셀이 적층형 게이트-모스 커패시터로 구성된 본 발명의 반도체 메모리 장치의 구성은 다음과 같다.
제 6 도는 본 발명 제 1 실시예의 반도체 메모리 장치의 회로적 구성도이고, 제 7 도는 본 발명 제 1 실시예의 반도체 메모리 장치의 레이 아웃도이며, 제 8 도는 제 7 도 A-A' 선상의 본 발명 제 1 실시예의 반도체 메모리 장치 구조 단면도이고, 제 9 도는 제 7 도 B-B' 선상의 본 발명 제 1 실시예의 반도체 메모리 장치 구조 단면도이다.
따라서, 본 발명 제 1 실시예의 반도체 메모리 장치는 제 6 도와 같다.
즉, 매트릭스 형태로 배열되어 부유 게이트에 전하가 충전되고 충전되지 않음에 따라 데이터를 프로그램하는 복수개의 적층형 게이트-모스 커패시터(C11∼Cnm)와, 상기 복수개의 적층형 게이트-모스 커패시터(C11∼Cnm) 중 동일 열(ROW)의 적층형 게이트-모스 커패시터를 동시에 제어할 수 있도록한 복수개의 워드라인(W/Ll∼W/Lm)과, 상기 복수개의 적층형 게이트-모스 커패시티(C11∼Cnm) 중 동일 행(COLUNM)의 적층형 게이트-모스 커패시터에 데이터를 쓰고 읽기 위한 복수개의 비트라인(B/L1∼B/Ln)과, 상기 각비트라인(B/L1∼B/Ln)으로 부터 데이터를 센싱하여 출력하는 복수개의 센싱엠프(SA1∼SAn)로 구성된다.
여기서, 상기 복수개의 적층형 게이트-모스 커패시터(C11∼Cnm) 중 동일 열(ROW)의 적층형 게이트-모스 커패시터들의 각 제어 게이트는 하나의 워드라인(W/L)에 연결되고, 동일 행의 적층형 게이트-모스 커패시터들의 각 전하 인-아웃단인 불순물 영역들은 하나의 비트라인(B/L)에 연결된다.
그리고 각 센싱엠프(SA1∼SAn)은 해당 비트 라인을 입력단자로 하고 각 센싱엠프(SA1∼SAn)의 타 입력단자에는 기준전압이 인가된다.
이와 같은 회로적 구성을 갖는 본 발명 제 1 실시예의 반도체 메모리 장치의 구조는 다음과 같다.
먼저, 본 발명 제 1 실시예의 반도체 메모리 장치의 레이 아웃(Lay--out)은 제 7 도와 같이, 반도체 기판에 일정 간격을 갖고 일 방향으로 복수개의 활성영역이 형성되도록 필드영역에 필드 절연막(11)이 형성되고, 상기 필드 절연막(11)형성된 반도체 기판상에 상기 활성 영역에 수직한 방향으로 일정한 간격을 갖고 복수개의 워드 라인(12)이 형성된다.
그리고 상기 필드 절연막(11)과 필드 절연막(11) 사이의 반도체 기판을 활성영역으로 하여 상기 워드 라인(12)과 상기 활성영역의 기판 사이에 복수개의 부유게이트(13)가 형성되고, 상기 활성영역 중 상기 워드 라인(12)과 워드 라인(12) 사이의 활성영역에 전하 인-아웃단이 형성된다.
여기서, 전하 인-아웃단에 인접하여 형성된 고농도 N형 불순물 영역(14)들중 워드라인(12)과 수직 방향의 고농도 N형 불순물 영역(14)은 하나의 비트 라인(15)에 연결된다.
이와 같은 레이 아웃을 갖는 본 발명 제 1 실시예의 반도체 메모리 장치의 단면 구조는 다음과 같다.
즉, 워드 라인(12) 방향의 단면은 제 8 도와 같이 P형 반도체 기판(10)에 일정 간격을 갖고 복수개의 활성영역이 형성되도록 필드영멱에 필드 절연막(산화막)(11)이 형성되어 필드영역과 활성영역을 정의한다.
그리고 각 활성영역의 상기 P형 반도체 기판(10)위에는 터널링 유전체막(Dielectric Laycr for Tunneling)(16)이 형성되고, 활성영역의 P형 반도체 기판(10) 위에는 복수개의 부유 게이트(13)가 형성된다.
이때 부유게이트(13)는 일정한 간격을 갖고 매트릭스(Matrix) 형태로 배열된다.
상기 각 부유 게이트(13)를 포함한 기판 전면에 강유전체막(17)이 형성되고, 상기 강 유전체막(17)위에 워드라인(12)이 형성되며, 상기 워드 라인(12)을 포함한 기판 전면에 층간 절연막(18)이 형성되고, 상기 워드 라인(12)과 수직 방향으로 활성영역 상측의 층간 절연막(18)위에 비트 라인(15)이 형성된다.
여기서, 하나의 워드 라인(12)은 활성영역과 수직한 방향의 열에 해당되는 부유 게이트(13)들을 공유하도록 형성된다.
이때, 터널링 산화막(16) 및 강 유전체막(17)으로는 LZT(Lead Zirconate Tiianate)가 사용됨이 바람직하다.
한편, 비트 라인 방향의 단면은 제 9 도와 같이 P형 반도체 기판(10)상에 터널링 유전체막(16)이 형성되고, 상기 터널링 유전체막(16)위에 일정 간격을 갖고 복수개의 부유 게이트(13)가 형성되며, 상기 부유 게이트(13)를 포함한 기판 전면에 강 유전체막(17)이 형성되고, 상기 부유 게이트(13) 상측의 강 유전체막(17)위에 복수개의 워드 라인(12)이 형성된다.
여기서, 각 워드 라인(12)은 상기 부유 게이트(13)를 감싸도록 형성되어 워드 라인(12)과 부유 게이트(13)사이의 정전용량이 큰 값을 갖도록 하고, 또한 부유 게이트와 비트라인 사이으 커패시턴스 커글링(Capacitance Coupling)이 최소가 되도록 한다.
그리고, 상기 각 워드 라인(12) 사이의 P형 반도체 기판(10)에는 고농도 N형 불순물 영역(14)이 형성되고, 상기 워드 라인(12)을 포함한 기판 전면에는 층간 절연막(18)이 형성되고 상기 층간 절연막(18)위에 비트라인(15)이 형성된다.
여기서, 상기 고농도 N형 불순물 영역(14)에는 콘택 홀이 형성되어 각 고농도 N형 불순물 영역(14)은 비트라인(15)에 연결된다.
이와 같은 레이 아웃과 구조 단면을 갖는 본 발명 제 1 실시예의 반도체 메모리 장치의 제조 방법은 다음과 같다.
제 10 도는 제 7 도 A-A' 선상의 본 발명 제 1 실시예의 반도체 메모리 장치 공정 단면도이고, 제 11 도는 제 7 도 B-B' 선상의 본 발명 제 1 실시예의 반도체 메모리 장치 공정 단면도이다.
먼저, 제 10 도(a) 및 제 11 도(a)와 같이 P형 반도체 기판(10)위에 버퍼 산화막(19)과 질화막(20) 및 감광막(21)을 차례로 증착하고 사진석판술(Photo lithography)로 필드영역과 활성영역을 정의하여 활성영역에만 감광막(21) 패턴이 형성되도록 한다.
제 10도(b) 및 제 11도(b)와 같이 상기 감광막(21) 패턴을 마스크로 이용하여 상기 질화막(20)을 선택적으로 제거하고, 산소 분위기에서 열처리하여 필드 영역에 필드 절연막(필드 산화막)(11)을 형성한다.
그리고 감광막(21) 및 질화막(20)과 버퍼 산화막(19)을 제거한다.
제 10 도(c) 및 제 11 도(c)와 같이 필드 절연막(11)이 형성된 P형 반도체 기판(10)에 PZT 등의 터널링 유전체막(16)을 형성한다.
이때 상기 터널링 유전체막(16)의 조건은 터널링 될 수 있는 두께를 가져야하고 유전율이 큰 물질이면 되며, 터널링 될 수 있는 가장 적당한 두께는 70∼150Å 정도 이다.
제 10 도(d) 및 제 11 도(d)와 같이 상기 터널링 유전체막(16)위에 다결정 실리콘을 증착하고 사진석판술 및 식각 공정으로 상기 다결정 실리콘을 패터닝하여 상기 활성 영역의 터널링 유전체막(16)위에 부유 게이트(13)을 형성한다.
여기서 부유 게이트(13)는 금속으로 형성하여도 무방한다.
제 10 도(e) 및 제 11 도(e)와 같이 상기 부유 게이트(13)을 포함한 기판 전면에 강 유전체막(17)을 증착한다.
이때 강 유전체막(17)으로는 산화막/질화막, 산화막/질화막/산화막의 적층된 구조로 형성하거나 PZT 등으로 형성한다.
제 10 도(f) 및 제 11 도(f)와 같이 상기 강 유전체막(17) 전면에 다결정 실리콘을 증착하고 사진석판술 및 식각 공정으로 상기 다결정 실리콘을 선택적으로 제거하여 상기 부유 게이트(13) 상측에 부유 게이트(13)보다 넓은 너비로 워드 라인(12)을 형성한다.
이때, 워드 라인(12)은 필드 절연막(11)과 수직한 방향으로 형성되며, 일 열의 부유 게이트(13)들은 하나의 워드 라인(12)에 의해 감싸지도록 형성되며, 다결정 실리콘 대신에 금속으로 형성하여도 무방하다.
여기서, 부유 게이트(13)에 오버랩되지 않는 워드 라인(제어 게이트)의 하측은 전하 인-아웃단이 된다.
제 10 도(g) 및 제 11 도(g)와 같이 상기 워드 라인(12)을 마스크로 이용하여 노출된 활성영역의 P형 반도체 기판(10)에 N형 불순물 이온을 고농도로 주입하여 고농도 N형 불순물 영역(14)을 형성한다.
제 10 도(h) 및 제 11 도(h)와 같이 상기 워드 라인(12)을 포함한 기판 전면에 층간 절연막(18)을 증착하고 상기 고농도 N형 불순물 영역(14)이 노출되도록 상기 터널링 유전체막(16), 강 유전체막(17), 및 층간 절연막(18)을 선택적으로 제거하여 콘택홀을 형성한다.
제 10 도(i) 및 제 11 도(i)와 같이 층간 절연막(18)위에 다결정 실리콘을 층착하고 사진 석판술 및 식각 공정으로 다결정 실리콘을 선택적으로 제거하여 상기 고농도 N형 불순물 영역(14)에 전기적으로 연결되도록 비트 라인(15)을 형성한다.
이때, 비트 라인(15)도 금속으로 형성하여도 무방하다.
이와 같이 본 발명 제 1 실시예의 반도체 메모리 장치를 제조할 수 있다.
그러나 제 10 도(h) 및 제 11 도(h)와 같이 비트 라인 콘택 홀을 형성하기 위해서는 마스킹 공정이 필요하게 되나, 마스킹 공정이 없이도 본 발명 제 1 실시예의 반도체 메모리 장치를 제조할 수도 있다.
즉, 제 10 도(e) 및 제 11 도(e)와 같이 부유 게이트(13)를 포함한 기판 전면에 강 유전체막(17)을 형성하는 공정까지는 동일하다.
그 후, 제 12 도(a)와 같이 상기 강 유전체막(17) 전면에 다결정 실리콘(12a) 캡 절연막(산화막)(23)을 차례로 증착한다.
제 12 도(b)와 같이 패턴 마스크를 이용한 사진 석판술 및 식각 공정으로 상기 캡 절연막(23), 다결정 실리콘(12a), 강 유전체막(17), 및 터널링 유전체막(16)을 선택적으로 제거하여 부유 게이트(13)보다 넓은 너비를 갖고 부유 게이트를 감싸는 리드 라인(12)을 형성한다.
이때 사용한 패턴 마스크는 상기 제 10도 및 제 11도의 (f)에서 워드 라인(12)을 패터닝할 때 사용한 마스크이다.
제 12도(c)와 같이 상기 워드 라인(12)을 마스크로 이용하여 노출된 활성영역의 P형 반도체 기판(10)에 N형 불순물 이온을 주입하여 고농도 N형 불순물 영역(14)을 형성한다.
제 12 도(d)와 같이 상기 워드 라인(12) 및 캡 절연막(23)을 포함한 기판 전면에 절연막을 증착하고 에치백(Etch back)하여 워드 라인(12) 측면에 절연막측벽(24)을 형성한다.
이때 워드 라인(12) 측면에 절연막 측벽(24)을 형성하므로 자동적으로 상기 고농도 N형 불순물 영역(14)에는 콘택 홀이 형성된다.
제 12 도(e)와 같이 캡 절연막(23) 및 절연막 측벽(24)을 포함한 기판 전면 다결정 실리콘을 증착하고 사진석판술 및 식각 공전으로 다결정 실리콘을 선택적으로 제거하여 상기 고농도 N형 불순물 영역(14)에 전기적으로 연결되도록 비트 라인(15)을 형성하여 별도의 비트 라인 콘택 홀 공정을 실시하지 않고 본 발명 제 1 실시예의 반도체 메모리 장치를 제조할 수 있다.
한편, 본 발명 제 2 실시예의 반도체 메모리 장치 및 그의 제조방법을 설명하면 다음과 같다.
먼저, 본 발명 제 2 실시예의 반도체 메모리 장치의 단위 셀은 제 5 도와 같다.
단 적층형 게이트-모스 커패시터의 일측에만 전하 인-아웃단을 형성한 것이다.
제 13도는 본 발명 제 2 실시예의 반도체 메모리 장치의 회로적 구성도이고, 제 14도는 본 발명 제 2 실시예의 반도체 메모리 장치의 레이 아웃도이며, 제 15도는 제 14도 A-A' 선상의 본 발명 제 2 실시예의 반도체 메모리 장치 구조 단면도이고, 제 16도는 제 14도 B-B' 선상의 본 발명 제 2실시예의 반도체 메모리 장치 구조 단면도이다.
본 발명 제 2 실시예의 반도체 메모리 장치의 회로적 구성은 제 13도와 같다.
즉, 매트릭스 형태로 배열되어 부유 게이트에 전하가 충전되고 충전되지 않음에 따라 데이터를 프로그램하고 부유 게이트에 전하 충전 유무에 따라 기판에 전하를 저장하는 복수개의 적층형 게이트-모스 커패시터(C11-Cnm)와, 상기 복수개의 적층형 게이트-모스 커패시터(C11∼Cnm) 중 동일 열(ROW)의 적층형 게이트-모스 커패시터를 동시에 제어할 수 있도록한 복수개의 워드라인(W/L1-W/Lm)과, 상기 복수개의 적층형 게이트-모스 커패시터(C11∼Cnm) 중 동일 행(COLUNM)의 적층형 게이트-모스 커패시터에 데이터를 쓰고 읽기 위한 복수개의 비트라인(B/L1∼B/Ln)과, 상기 각 비트라인(B/L1∼B/Ln)으로부터 데이터를 센싱하여 출력하는 복수개의 센싱엠프(SA1∼SAn)로 구성된다.
여기서, 각 적층형 게이트-모스 커패시터는 부유 게이트의 일측에만 전하 인-아웃단을 형성한 것으로, 부유 게이트의 양측으로 워드 라인의 너비를 확장시켜 형성하거나 부유 게이트 일측으로만 워드 라인의 너비를 크게하여 형성할 수 있다.
따라서, 상기 복수개의 적층형 게이트-모스 커패시터(C11∼Cnm) 중 동일 열(ROW)의 적층형 게이트-모스 커패시터들의 각 제어 게이트는 하나의 워드라인(W/L)에 연결되고, 동일 행의 적층형 게이트-모스 커패시터의 일측에만 전하 인-아웃단이 형성되어 하나의 비트라인(B/L)에 연결된다.
그리고 각 센싱엠프(SA1∼SAn)은 해당 비트 라인을 입력단자로 하고 각 센싱엠프(SA1∼SAn)의 타 입력단자에는 기준전압이 인가된다.
이와 같은 회로적 구성을 갖는 본 발명 제 2 실시예의 반도체 메모리 장치의구조는 다음과 같다.
먼저, 본 발명 제 2 실시예의 반도체 메모리 장치의 레이 아웃은 제 14 도와 같이, 반도체 기판에 일정 간격을 갖고 일 방향으로 복수개의 활성영역이 형성되도록 필드영역에 필드 절연막(11)이 형성되고, 상기 필드 절연막(11)이 형성된 반도체 기판상에 상기 활성영역에 수직한 방향으로 일정한 간격을 갖고 복수개의 워드라인(12)이 형성된다.
그리고 상기 필드 절연막(11)과 필드 절연막(11)을 사이의 반도체 기판을 활성영역으로 하여 상기 워드라인(12)과 상기 활성영역 사이에 복수개의 부유 게이트(13)가 형성되고, 상기 활성영역 중 상기 2개의 워드 라인(12) 사이의 활성영역에 고농도 불순물 영역(14)이 형성된다.
그리고 상기 필드 절연막(11) 사이에 상기 워드 라인(12)과 수직한 방향으로 복수개의 비트라인(15)이 형성되어, 상기와 같이 형성된 고농도 불순물 영역(14)들 중 워드 라인(12)과 수직한 방향의 고농도 불순물 영역(14)은 하나의 비트 라인(15)에 연결된다.
여기서, 불순물 영역(14)이 본 발명 제 1 실시예와 같이 각 워드 라인 사이의 활성영역에 형성되고, 상기와 같이 형성된 불순물 영역 중 2개의 워드 라인 사이에 형성된 불순물 영역을 비트라인에 연결하면 된다.
이와 같은 레이 아웃을 갖는 본 발명 제 1 실시예의 반도체 메모리 장치의 단면 구조는 다음과 같다.
즉, 워드 라인(12) 방향의 단면은 제 15도와 같이 P형 반도체 기판(10)에 일정 간격을 갖고 복수개의 활성영역이 형성되도록 필드영역에 필드 절연막(산화막)(11)이 형성되어 필드영역과 활성영역을 정의한다.
그리고 각 활성영역의 상기 P형 반도체 기판(10)위에는 터널링 유전체막(16)이 형성되고, 활성영역의 P형 반도체 기판 위에는 복수개의 부유 게이트(13)가 형성된다.
이때 부유 게이트(11)는 일정한 간격을 갖고 매트릭스 형태로 배열된다.
상기 각 부유 게이트(13)를 포함한 기판 전면에 강 유전체막(17)이 형성되고, 상기 강유전체막(17) 위에 워드라인(12)이 형성되며, 상기 워드라인(12)을 포함한 기판 전면에 층간 절연막(18)이 형성되고, 상기 워드라인(12)과 수직방향으로 활성영역 상측의 층간 절연막(18) 위에 비트라인(15)이 형성된다.
한편, 비트 라인 방향의 단면은 제 16도와 같이, P형 반도체 기판(10)상에 터널링 유전체막(16)이 형성되고, 상기 터널링 유전체막(16)위에 일정 간격을 갖고 복수개의 부유 게이트(13)가 형성되며, 상기 부유 게이트(13)를 포함한 기판 전면에 강 유전체막(17)이 형성되고, 상기 부유 게이트(13) 상측의 강 유전체막(17)위에 복수개의 워드라인(12)이 형성된다.
여기서, 각 워드라인(12)은 상기 부유 게이트(13)를 감싸도록 형성되어 워드라인(12)과 부유 게이트(13)사이의 정전용량이 큰 값을 갖도록 형성된다.
그리고, 상기 워드 라인(12) 중 2개의 워드 라인(12)을 한쌍으로 하여 각 쌍의 워드라인(12) 사이의 P형 반도체 기판(10)에는 고농도 N형 불순물 영역(14)이 형성되고, 상기 워드 라인(12)을 포함한 기판 전면에는 층간 절연막(18)이 형성되고 상기 층간 절연막(18)위에 비트라인(15)이 형성된다.
여기서, 상기 고농도 N형 불순물 영역(14)에는 콘택 홀이 형성되고 고농도 N형 불순물 영역(14)은 비트라인(15)에 연결된다.
여기서, 도면에는 도시되지 않았지만 각 워드 라인(12) 사이의 활성영역에 고농도 N형 불순물 영역(14)이 형성되고, 이와같이 형성된 불순물 영역(14)중 하나 건너서 비트 라인(15)에 연결되어도 된다.
이와 같은 레이 아웃과 구조 단면을 갖는 본 발명 제 2 실시예의 반도체 메모리 장치의 제조방법은 다음과 같다.
제 17도는 제 14도 A-A' 선상의 본 발명 제 2 실시예의 반도체 메모리 장치 공정 단면도이고, 제 18도는 제 14도 B-B' 선상의 본 발명 제 2 실시예의 반도체 메모리 장치 공정 단면도이다.
먼저, 제 17 도(a) 및 제 18 도(a)와 같이 P형 반도체 기판(10)위에 버퍼 산화막(19)과 질화막(20) 및 감광막(21)을 차례로 증착하고 사진석판술(Photo lithography)로 필드영역과 활성영역을 정의하여 활성영역에만 감광막(21) 패턴이 형성되도록 한다.
제 17도(b) 및 제 18도(b)와 같이 상기 감광막(21) 패턴을 마스크로 이용하여 상기 질화막(20)을 선택적으로 제거하고 산소 분위기에서 열처리하여 필드 영역에 필드 절연막(필드 산화막)(11)을 형성한다. 그리고 감광막(21) 및 질화막(20)과 버퍼 산화막(19)을 제거한다.
제 17도(c) 및 제 18도(c)와 같이 필드 절연막(11)이 형성된 P형 반도체 기판(10) 전면에 터널링 유전체막(16)을 형성한다.
이때 상기 터널링 유전체막(16)의 두께는 70∼150Å 정도로 한다.
제 17도 (d) 및 제 18도(d)와 같이 상기 터널링 유전체막(16)위에 다결정 실리콘을 증착하고 사진석판술 및 식각 공정으로 상기 활성영역의 터널링 유전체막(16)위에 부유 게이트(13)를 형성한다.
여기서 부유 게이트(13)는 금속으로 형성하여도 무방한다.
제 17도(e) 및 제 18도(e)와 같이 상기 부유 게이트(13)을 포함한 기판 전면에 강 유전체막(17)을 증착한다.
이때 강 유전체막(17)으로는 산화막, 산화막/질화막, 산화막/질화막/산화막의 적층된 구조 또는 PZT 등으로 형성한다.
제 17도 (f) 및 제 18도 (f)와 같이 상기 강 유전체막(17) 전면에 다결정 실리콘을 증착하고 사진석판술 및 식각 공정으로 상기 다결정 실리콘을 선택적으로 제거하여 상기 부유 게이트(13) 상측에 워드 라인(12)을 부유 게이트(13)보다 넓은 너비로 형성 한다.
이때, 워드라인(12)은 필드 절연막(11)과 수직한 방향으로 형성되고, 일 열의 부유 게이트(13)들은 하나의 워드 라인(12)에 의해 감싸지도록 형성되며, 다결정 실리콘 대신에 금속으로 형성하여도 무방하다.
제 17도(g) 및 제 18도(g)와 같이 상기 워드라인(12)을 포함한 기판 전면에 감광막(22)을 증착하고 노광 및 현상 공정으로 감광막(22) 패턴을 형성한다.
이때 감광막(22) 패턴은 워드라인(12) 사이의 활성영역 중 하나 건너의 활성영역 상측부분이 정의 되도록 한다.
그리고 상기 감광막(22) 패턴을 마스크로 이용하여 정의된 활성영역의 P형 반도체 기판(10)에 N형 불순물 이온을 고농도로 주입하여 고농도 N형 불순물 영역(14)을 형성한다.
제 17도 (h) 및 제 18도 (h)와 같이 상기 워드 라인을 포함한 기판 전면에 층간 절연막(18)을 증착하고 상기 고농도 N형 불순물 영역(14)이 노출되도록 상기 터널 산화막(16), 강 유전체막(17) 및 층간 절연막(18)을 선택적으로 제거하여 콘택 홀을 형성한다.
제 17도(i) 및 제 18도(i)와 같이 층간 절연막(18)위에 다결정 실리콘을 증착하고 사진석판술 및 식각 공정으로 다결정 실리콘을 선택적으로 제거하여 상기 고농도 N형 불순물 영역(14)에 전기적으로 연결되도록 비트 라인(15)을 형성한다.
여기서, 비트라인(15)도 금속으로 형성하여도 무방하다.
한편, 본 발명 제 2 실시예의 반도체 메모리 장치 제조 방법에 있어서, 불순물 영역 형성시 제 17도 및 제 18도(g)에서 설명한 바와 같이 별도의 사진 석판술을 사용하지 않고 본 발명 제 1 실시예의 제 10도 및 제 11도의 (g)에서 설명한 바와 같은 방법으로 고농도 N형 불순물 영역(14)을 각 워드 라인(12) 사이의 활성영역에 형성하고, 비트 라인 콘택 홀 형성시 2개의 워드 라인을 한 쌍으로 하여 각쌍에 하나의 불순물 영역과 비트 라인(15)이 연결되도록 하여도 된다.
또 한편, 제 12도(b)와 같이 워드 라인(12)위에 캡 절연막(23)이 형성되도록 한 후, 제 18도(g)와 같이 워드 라인(12) 사이의 활성영역 중 하나 건너의 활성영역 상측 부분이 감광막 패턴에 의해 마스킹되도록 하여 이온 주입하고, 감광막 패턴이 있는 상태에서 제 12도(d)와 같이 절연막 측벽(24)을 형성하여도 된다.
상기에서 설명한 바와 같은 본 발명의 반도체 메모리 장치의 동작은 다음과 같다.
제 19도는 본 발명의 메모리 장치에서 데이터 "0"을 읽을 때 커패시터 응답 회로도이고, 제 20도는 본 발명의 반도체 메모리 장치에서 데이터 "1"을 읽을 때 커패시터 응답 회로도이다.
데이터를 프로그램하는 동작부터 설명하면 다음과 같다.
먼저, 프로그램하지 않을 셀들이 연결된 열(ROW)들의 비트라인(15)에는 프로그램을 방지하기 위하여 3∼5V의 전압을 인가하고 프로그램할 열의 비트 라인(15)은 접지시킨다.
그리고 데이터 "0"을 쓰고자 하는 셀의 워드 라인(12)에는 12-15V의 펄스를 인가하고 데이터 "1"을 쓰고자 하는 셀의 워드 라인(12)은 접지시킨다.
그러면, 비트 라인(15)은 접지되어 있고 워드라인(12)에 12-15V의 펄스가 인가된 셀들에서는 워드라인인 제어 게이트(C.G)와 반도체 기판(10)의 채널 사이에 12∼15V의 전압이 인가된다.
그러므로 티널링(Fowler-Nordheim Tunneling)에 의해 반도체 기판의 전하들이 터널링 유전체막(16)을 통과하여 부유 게이트(13)에 축적되어 데이터 "0"을 기록한다.
그리고 비트라인(15)은 접지되어 있고 워드라인(12)도 접지된 셀들에서는 워드라인인 제어 게이트(C.G)와 반도체 기판(10)의 채널 사이에 전압이 인가하지 않으므로 반도체 기판의 전하들이 부유 게이트(13)에 축적되지 않아 데이터 "1"을 기록한다.
이때 프로그램을 방지하기 위하여 3∼5V의 전압이 인가된 비트 라인(15)의 셀들은 비록 워드 라인(12)에 12-15V의 펄스가 인가되었다 할지라도 채널 영역이 인버젼(Inversion)되고, 비트라인(15)에 전압(3-5V)이 걸려 있으므로 반도체 기판(10)에서 부유 게이트(13)로 터널링 될 수 있을 만큼의 충분한 전압이 워드 라인(12)과 기판의 채널 사이에 걸리지 않으므로 부유 게이트(13)에 전하가 주입되지 않는다.
이렇게 한 열에 연결된 셀들의 프로그램이 끝나면, 상술한 바와 같은 방식으로 다음열에 연결된 셀들을 차례로 프로그램한다.
또한, 다른 방법으로도 프로그램할 수 있다.
즉, 데이터 "0"을 쓰고자 하는 셀의 비트 라인(B/L)에는 3∼5V의 펄스를 인가하고 데이터 "1"을 쓰고자 하는 셀의 비트 라인(B/L)은 접지시킨 후, 프로그램하지 않을 셀들이 연결된 열(ROW)들의 워드라인(W/L)은 프로그램을 방지하기 위하여 접지하고, 프로그램할 열의 워드라인(W/L)에만 12V의 전압을 인가하면 상기와 같은 방법으로 프로그램 된다.
따라서, 비트 라인(15)에 3∼5V의 전압이 인가되고 워드라인(12)에 12V의 전압이 인가된 셀들의 부유 게이트(13)에는 터널링에 의해 전하가 충전되고 나머지는 충전되지 않는다.
한편, 데이터 소거시는 모든 워드 라인(12)을 접지하고 기판에는 12-15V의 전압을 인가한다.
그러면 부유 게이트(13)에 축적되어 있던 전하가 터널링에 의해 부유 게이트(13)로부터 터널링 유전체막(16)을 통과해서 기판쪽으로 방출된다.
다음은 읽기 동작을 설명하면 다음과 같다.
읽을 때는 한 워드 라인(12)에 연결된 모든 셀들을 동시에 읽은 것이 가능한 것으로, 물론 얼마의 셀들을 선택하여 읽을 수도 있다.
먼저, 읽고자 하는 셀들이 연결된 비트 라인(15)을 일정한 전압으로 프리챠지(Precharge)시키고(예를 들면, OV), 읽을 셀들이 연결된 워드 라인(12)에는 일정한 크기의 전압(예를 들면, 5V)을 인가하고, 읽을 셀들이 연결된 워드 라인(12)을 제외한 모든 워드 라인(12)들을 접지 시킨다.
그러면, 각 셀들에 데이터 "0" 또는 데이터 "1"이 프로그램 되었느냐에 따라서 그 각 셀들에 연결된 비트 라인(15)의 전압이 다르게 나타난다.
이러한 전압 차를 센싱 엠프를 통해서 검출함으로써 읽기가 수행된다.
여기서 한 셀에 데이터 "0"이 쓰여진 경우와 데이터 "1"이 쓰여진 경우 읽기시 그 셀에 연결된 비트 라인의 전압이 어떻게 다르게 나타나는가를 계산하면 다음과 같다.
첫째, 셀에 데이터 "0"이 쓰여진 경우에는 부유 게이트(13)에 일정량의 전하, 즉 (-)전하가 상술한 바와 같이 축적되어 있다.
이러한 경우에는 일반적인 스택-게이트 프래쉬 EEPROM(stacked-gate flashEEFROM)의 경우에서 볼 수 있는 바와 같이 부유 게이트의 (-)전하 축적으로 인하여 워드 라인(12)인 제어 게이트에서 측정 했을 경우 문턱전압이 보통 7V이상으로 증가되어 있다.
그러므로 워드 라인(12)에 5V의 전압 펄스가 인가된다고 할지라도 이 셀의 채널영역에는 반전층(Inversion Region)이 형성되어 있지 않고, 더불어 제 5도 (A)와 같이 비트라인(15)으로부터 그 셀의 채널영역으로 전하의 이동이 없었다.
그리고, 이 셀의 비트라인(15)에 연결된 다른 셀들의 워드 라인은 접지되어 있으므로 그 다른 셀들이 데이터 "0"으로 프로그램 되어 있던지 데이터 "1"로 프로그램 피어 있던지 관계없이 모두 턴 오프 되어 있다.
따라서 셀에 연결된 비트 라인(B/L)에서 본 커패시터 응답회로는 대략적으로 제 19도와 같다.
즉, 제 19도에서 커패시터 커플링에 의해 데이터 "0"이 기록된 셀에서 비트라인(B/L)을 통해 센싱엠프로 출력되는 전압(VBL("0"))은 대략적으로 다음 식(1)과 같다.
VBL("0")= 5V·C / (MC1 + CBL)....(1)
여기서, C1은 워드 라인(12)과 불순물 영역(14)이 오버랩되어 발생한 커패시터이고, C2는 워드라인(12)과 부유게이트(13)간의 커패시터이며, C3는 부유 게이트(13)와 반도체 기판(10) 간의 커패시터이고, M은 하나의 비트 라인(B/L)에 연결되는 셀 수이고, CBL은 한 비트라인과 접속된 모든 불순물 영역과 반도체기판과의 정션(Junction) 커패시터이다.
둘째, 셀에 데이터 "1"이 쓰여진 경우에는 부유 게이트(13)에 전하가 축적되지 않은 상태이므로 워드라인(12)에서 측정했을 때의 문턱전압은 약 1∼2V로 낮아져 있다.
그러므로 워드라인(12)에 5V의 전압 펄스가 인가되고 나면, 그 셀에 해당하는 기판의 채널에는 강한 반전층이 형성되어 있으므로, 제 5도(B)와 같이 비트라인(15) 전압이 그대로 그 셀의 채널영역에 인가된다.
이 경우 비트 라인에서의 커패시터 응답회로를 나타내면 대략적으로 제 20도와 같고, 그 셀에 의해 비트라인을 통해 센싱엠프로 출력되는 전압(VBL("1"))은 대략적으로 다음 식(2)와 같다.
따라서, 상기의 식 (1)(2)으로부터 센싱엠프에 의해 데이터 "0"과 데이터 "1"을 구분하기 위한 전압(△VBL)은 다음과 같다.
상기 식(3)에서 (C2"C3) ≒ 10 C1이고, 셀의 수(M)가 1000개라고 가정하고,CBL은 무시하면,
결과적으로 데이터 "0"이 기록되었을 때의 전압과 데이터 "1"이 기록되었을 때의 전압 차가 값이 상기 식(4)과 같고, 일반적인 센싱엠프에서 데이터"1" 또는 데이터 "0"을 읽을 때 약 20mV 정도의 전압차가 있으면 읽을 수 있으므로 본 발명에서도 충분히 읽어 낼 수 있다.
이상에서 설명한 바와 같은 본 발명의 반도체 메모리 장치에 있어서는 다음과 같은 효과가 있다.
첫째, 셀에 저장된 데이터를 소거할 때 제어 게이트를 접지시키고, 기판에 12∼15V 크기의 전압 펄스를 인가하여 부유 게이트에 저장되었던 전하들이 터널링에 의하여 부유 게이트로부터 기판으로 방출되도록 하였으므로 소거시에 기판에서 거의 핫 홀(Hot hole)이 발생하지 않는다.
따라서 과 소거 문제가 해결된다.
둘째, 종래의 "ETOX" 플래쉬 EEPROM의 경우에는 핫 홀을 방지하기 위하여 소오스 접합을 깊게 형성함으로 단위 셀의 면적이 크게 증가하였으나, 본 발명에서는 접합을 깊게 형성하지 않고 단위 셀당 비트 라인에 접속되는 불순물 영역을 하나만 형성하여도 되므로 단위 셀의 면적을 월등히 감소시킬 수 있고, 더불어 직접도를 향상시킬 수 있다.
셋째, 종래의 "ETOX" 플래쉬 EEPROM의 경우에는 프로그램 시 비트라인에 걸리는 전압이 일반적으로 6∼8V인데 비하여 본 발명은 프로그램 시 비트 라인에 걸리는 전압이 최대 5V 이하이므로 프로그램 시에 발생하는 부유 게이트에 저장된 전하의 손실을 방지할 수 있다.
넷째, 종래의 "ETOX" 플래쉬 EEPROM의 경우에는 채널 핫 일렉트론 인젝션(channel hot electron injection)에 의해 프로그램을 수행하고 있으므로, 프로그램 시에 약 10μA 정도의 많은 전류가 그 프로그램하는 셀에 흐르기 때문에 전력 소비가 많다.
그러나, 본 발명은 프로그램을 터널링(Fowler Nordhein Tunneling)에 의해 수행하므로 프로그램 시에 수 pA 단위의 전류가 흐르므로 전력 소비가 적다.
다섯째, 본 발명은 단위 셀 구조가 적층형 게이트-모스 커패시터로 구성되므로 전하를 전송하는 채널이 필요하지 않아 소오스 드레인 간의 펀치-쓰로우(punch-through)를 염려할 필요가 없다.
따라서 불순물 영역의 도핑 농도를 MOSFET의 경우 보다 월등히 낮출 수 있고, 더불어 각 셀당 접합(Junction) 커패시턴스를 크게 줄일 수 있다.
제 1 도는 종래 EEPROM의 단위 셀 회로적 구성도
제 2 도는 종래 EEPROM의 단위 셀 구조 단면도
제 3 도는 종래 EEPROM에서 데이터를 기록할 시의 동작 설명도
제 4 도는 종래 EEPROM에서 데이터 소거시의 동작 설명도
제 5 도는 본 발명의 동작 원리를 설명하기 위한 단위 셀 단면 구조도
제 6 도는 본 발명 제 1 실시예의 반도체 메모리 장치의 회로적 구성도
제 7 도는 본 발명 제 1 실시예의 반도체 메모리 장치의 레이 아웃도
제 8 도는 제 7 도 A-A' 선상의 본 발명 제 1 실시예의 반도체 메모리 장치 구조 단면도
재 9 도는 제 7 도 B-B' 선상의 본 발명 제 1 실시예의 반도체 메모리 장치 구조 단면도
제 10 도는 제 7 도 A-A' 선상의 본 발명 제 1 실시예의 반도체 메모리 장치 공정 단면도
제 11 도는 제 7 도 B-B' 선상의 본 발명 제 1 실시예의 반도체 메모리 장치 공정 단면도
제 12 도는 본 발명 제 1 실시예의 반도체 메모리 장치 공정 중 다른 실시예공정 단면도
제 13 도는 본 발명 제 2 실시예의 반도체 메모리 장치 회로적 구성도
제 14 도는 본 발명 제 2 실시예의 반도체 메모리 장치의 레이 아웃도
제 15 도는 제 14 도 A-A' 선상의 본 발명 반도체 메모리 장치 구조 단면도
제 16 도는 제 14 도 B-B' 선상의 본 발명 반도체 메모리 장치 구조 단면도
제 17 도는 제 14 도 A-A' 선상의 본 발명 반도체 메모리 장치 공정 단면도
제 18 도는 제 14 도 B-B' 선상의 본 발명 반도체 메모리 장치 공정 단면도
제 19 도는 본 발명의 반도체 메모리 장치에서 데이터 "0"을 읽을 때 커패시터 응답 회로도
제 20 도는 본 발명의 반도체 메모리 장치에서 데이터 "1"을 읽을 때 커패시터 응답 회로도
※ 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 11 : 필드 절연막
12 : 워드 라인 13 : 부유 게이트
14 : 불순물 영역 15 : 비트 라인
16 : 터널링 유전체막 17 : 강 유전체막
18 : 층간 절연막 19 : 산화막
20 : 질화막 21,22 : 감광막
23 : 캡 절연막 24 : 절연막 측벽

Claims (37)

  1. 제 1 도전형 반도체 기판,
    상기 제 1 도전형 반도체 기판상에 형성되어 전하를 충전 또는 방전하는 제 1 너비의 제 1 전극;
    상기 제 1 전극상에 제 1 너비보다 큰 제 2 너비를 갖고 형성되어 제 1 전극의 전하 충방전을 제어하는 제 2 전극; 그리고
    상기 제 1 전극과 오버랩되지 않는 부분의 제 2 전극의 하측에 구성된 전하인-아웃단;
    상기 제 2 전극의 양측에 전하 인-아웃단의 크기만큼 제 2 전극과 이격되어 반도체 기판 표면내에 형성되는 제 2 도전형의 불순물 영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    전하 인-아웃단은 제 1 전극 양측에 형성된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    전하 인-아웃단은 제 1 전극의 일측에 형성된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1커패시터의 제1전극으로 이용되는 제1도전형 반도체 기판;
    상기 반도체 기판상에 형성되어 제1커패시터의 제2전극으로 이용되는 부유 게이트; 그리고
    상기 부유 게이트를 제2커패시터의 제1전극으로하여 부유 게이트 상측에 그 보다 넓은 너비로 형성되어 제2커패시터의 제2전극으로 이용되는 제어 게이트;
    상기 부유 게이트와 오버랩되지 않는 제어 게이트 하측에 구성되어 부유 게이트에 충전될 전하를 공급하는 전하 인-아웃단을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    제어 게이트와 전하 인-아웃단은 오버랩되어 제3커패시터가 형성됨을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    부유 게이트에 전하가 축적되지 않았을 때 제어 게이트에 인가된 전압에 의해 부유 게이트 하측에는 강한 반전층이 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 서로 대응하는 두 개의 전극의 너비와 서로 달라 중첩되지 않는 부분의 전하인-아웃단을 포함하고 매트릭스 형태로 배열되는 복수개의 적층형 게이트-모스 커패시터와,
    상기 복수개의 적층형 게이트-모스형 커패시터중 동일 열(ROW)의 적층형 게이트-모스 커패시터를 동시에 제어할 수 있도록한 복수개의 어드라인과,
    상기 복수개의 적층형 게이트-모스 커패시터 중 동일 행의 적층형 게이트-모스 커패시터에 데이터를 쓰고 읽기 위한 복수개의 비트라인과,
    상기 각 비트라인으로부터 데이터를 센싱하여 출력하는 복수개의 센싱 앰프를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  8. 일정 간격을 갖고 일 방향으로 복수개의 활성 영역이 형성되도록 필드 절연막이 형성된 제1도전형 반도체 기판;
    상기 각 활성 영역에 수직한 방향으로 상기 반도체 기판 상측에 일정 간격을 갖고 형성되는 복수개의 워드라인;
    상기 각 워드라인과 상기 활성 영역의 반도체 기판 사이에 형성되는 복수개의 부유 게이트;
    상기 각 워드 라인과 워드 라인 사이의 활성 영역에 형성되는 전하 인-아웃단; 그리고
    상기 활성 영역 상측의 워드 라인상에 상기 워드 라인과 수직한 방향으로 형성되는 복수개의 비트 라인을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    전하 인-아웃단은 2개의 워드라인 사이 마다의 활성 영역에 형성됨을 특징으로 하는 반도체 메모리장치.
  10. 일정 간격을 갖고 일방향으로 복수개의 활성 영역이 형성되도록 필드영역에 필드 절연막이 형성된 제1도전형 반도체 기판;
    상기 각 활성 영역의 반도체 기판에 일정간격을 갖고 형성되는 복수개의 전하 인-아웃단;
    상기 각 전하 인-아웃단 영역에 인접하는 불순물 영역상에 콘택홀을 갖고 상기 반도체 기판 위에 형성되는 터널링 유전체막;
    상기 각 전하 인-아웃단 사이의 활성 영역 상측의 상기 터널링 유전체막위에 매트릭스 형태로 형성되는 복수개의 부유 게이트;
    상기 부유 게이트를 포함한 기판 전면에 형성되는 강유전체막;
    상기 활성영역에 수직한 방향의 상기 부유 게이트에 대응하여 상기 강유전체 막위상에 부유 게이트보다 넓은 너비로 하나씩 형성되는 복수개의 워드라인;
    상기 워드라인을 포함한 기판 전면에 형성되는 층간 절연막; 그리고 동일 활성 영역에 형성된 상기 전하 인-아웃단들에 인접한 불순물 영역을 전기적으로 연결하도록 상기 층간절연막 위에 형성되는 복수개의 비트라인을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    각 전하 인-아웃단 사이의 활성 영역 상측의 상기 터널링 유전체막위에 각각 2개의 부유 게이트가 형성됨을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    터널링 유전체막은 PZT가 사용됨을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서,
    상기 각 워드라인은 각 부유 게이트를 감싸도록 형성됨을 특징으로 하는 반도체 메모리 장치.
  14. 제10항에 있어서,
    터널링 유전체막은 70 ∼ 150Å의 두께로 형성됨을 특징으로 하는 반도체 메모리 장치.
  15. 제10항에 있어서,
    강유전체막은 산화막, 산화막/질화막 또는 산화막/질화막/산화막의 적층된 구조 또는 PZT중 하나로 형성됨을 특징으로 하는 반도체 메모리 장치.
  16. 반도체 기판에 터널링 유전체막을 형성하는 단계;
    상기 터널링 유전체막위에 부유 게이트를 형성하는 단계;
    상기 부유 게이트를 포함한 기판 전면에 강유전체막을 형성하는 단계;
    상기 부유 게이트 상측의 강유전체막 위에 제어 게이트를 부유 게이트보다 넓은 너비로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  17. 제16항에 있어서,
    제어 게이트를 부유 게이트보다 넓게 형성하여 부유 게이트에 오버랩되지 않는 제어 게이트 부분이 부유 게이트의 양측 또는 일측에 있도록하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  18. 제16항에 있어서,
    제어 게이트는 하측의 부유 게이트를 감싸도록 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  19. 제16항에 있어서,
    부유 게이트는 디결정 실리콘 또는 금속으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  20. 제16항에 있어서,
    제어 게이트는 다결정 실리콘 또는 금속으로 형성됨을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  21. 제16항에 있어서,
    터널링 유전체막은 PZT를 증착하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  22. 제16항에 있어서,
    터널링 유전체막은 70 ∼ 150Å의 두께로 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  23. 제16항에 있어서,
    강유전체막은 산화막, 산화막/질화막을 적층하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  24. 제16항에 있어서,
    강유전체막은 산화막, 산화막/질화막/산화막을 적층하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  25. 제16항에 있어서,
    강유전체막은 PZT를 증착하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  26. 제 1 도전형 반도체 기판에 일정 간격을 갖고 일 방향으로 복수개의 활성 영역이 형성되도록 필드 영역에 필드 절연막을 형성하는 단계;
    상기 반도체 기판상에 터널링 유전체막을 형성하는 단계;
    상기 활성 영역 상측의 터널링 유전체막위에 일정 간격으로 복수개의 부유 게이트를 형성하는 단계;
    상기 각 부유 게이트를 포함한 기판 전면에 강유전체막을 형성하는 단계;
    상기 활성영역과 수직 방향의 상기 부유 게이트들을 하나의 워드 라인이 제어하도록 상기 강유전체막 위에 복수개의 워드라인을 부유 게이트들보다 넓은 너비로 형성하는 단계;
    상기 워드라인들 사이의 활성 영역에 고농도 제2도전형 불순물 영역을 형성하는 단계;
    상기 워드 라인을 포함한 기판 전면에 층간 절연막을 증착하고 상기 고농도 제 2 도전형 불순물 영역이 노출되도록 콘택홀을 형성하는 단계; 그리고,
    상기 고농도 제 2 도전형 불순물 영역에 전기적으로 연결되도록 상기 층간 절연막 위에 복수개의 비트라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  27. 제26항에 있어서,
    콘택홀은 고농도 불순물 영역중 하나 건너의 고농도 불순물 영역에 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  28. 제26항에 있어서,
    반도체 기판은 P형을 이용하고 불순물 영역은 N형으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  29. 제26항에 있어서,
    워드 라인은 하측의 부유 게이트들을 감싸도록 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  30. 제 1 도전형 반도체 기판에 일정 간격을 갖고 일방향으로 복수개의 활성 영역이 형성되도록 필드 영역에 필드 절연막을 형성하는 단계;
    상기 반도체 기판상에 터널링 유전체막을 형성하는 단계;
    상기 활성 영역상측의 터널링 유전체막위에 일정 간격으로 복수개의 부유 게이트를 형성하는 단계;
    상기 각 부유 게이트들을 포함한 기판 전면에 강유전체막을 형성하는 단계;
    상기 활성 영역과 수직한 방향의 상기 부유 게이트들을 하나의 워드 라인이재어하도록 상기 강유전체막위에 캡 절연막이 적층된 복수개의 워드 라인을 부유 게이트보다 넓은 너비로 형성하는 단계;
    상기 워드 라인들 사이의 활성 영역에 불순물 영역을 형성하는 단계;
    상기 워드 라인을 마스크로 이용하여 상기 강유전체막과 터닐링 유전체막을 선택적으로 형성하는 단계;
    상기 불순물 영역에 콘택홀이 형성되도록 워드 라인 및 캡 절연막 측면에 절연막 측벽을 형성하는 단계; 그리고
    상기 불순물 영역에 전기적으로 연결되도록 복수개의 비트 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  31. 제30항에 있어서,
    워드 라인 형성 방법은 상기 강유전체막위에 도전층과 절연막을 차례로 증착하고 사진석판술 및 식각 공정으로 상기 절연막과 도전층을 선택적으로 제거하여 상기 활성 영역과 수직한 방향의 상기 부유 게이트들 상측에 하나의 워드 라인이 형성되도록함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  32. 제30항에 있어서, 캡 절연막은 터널링 유전체막과 강유전체막과의 식각 선택비가 큰 물질로 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  33. 제30항에 있어서,
    절연막 측벽을 워드 라인 및 캡 절연막을 포함한 기판 전면에 절연막을 증착하고 이방성 식각하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  34. 제33항에 있어서,
    절연막의 증착 두께는 콘택홀의 반경을 감안하여 조절함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  35. 제 1 도전형 반도체 기판에 일정 간격을 갖고 일방향으로 복수개의 활성 영역이 형성되도록 필드 영역에 필드 절연막을 형성하는 단계;
    상기 반도체 기판상에 터널링 유전체막을 형성하는 단계;
    상기 활성 영역 상측의 터널링 유전체막위에 일정 간격으로 복수개의 부유 게이트를 형성하는 단계;
    상기 각 부유 게이트들을 포함한 기판 전면에 강유전체막을 형성하는 단계;
    상기 활성 영역과 수직한 방향의 상기 부유 게이트들을 하나의 워드 라인이 제어하도록 상기 강유전체막위에 복수개의 워드 라인을 부유 게이트들보다 넓은 너비로 형성하는 단계;
    상기 워드 라인과 워드 라인 사이중 하나 건너에 마스킹을 형성하는 단계;
    상기 워드 라인과 마스킹을 마스크로 이용하여 활성 영역에 고농도 제 2 도 전형 불순물 영역을 형성하는 단계;
    상기 워드 라인을 포함한 기판 전면에 층간 절연막을 증착하고 상기 고농도제 2 도전형 불순물 영역이 노출되도록 콘택홀을 형성하는 단계; 그리고,
    상기 고농도 제 2 도전형 불순물 영역에 전기적으로 연결되도록 상기 층간 절연막 위에 복수개의 비트라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  36. 제 1 도전형 반도체 기판에 일정 간격을 갖고 일 방향으로 복수개의 활성 영역이 형성되도록 필드영역에 필드 절연막을 형성하는 단계;
    상기 반도체 기판상에 터널링 유전체막을 형성하는 단계;
    상기 활성 영역 상측의 터널링 유전체막위에 일정 간격으로 복수개의 부유 게이트를 형성하는 단계;
    상기 각 부유 게이트들을 포함한 기판 전면에 강유전체막을 형성하는 단계;
    상기 활성 영역과 수직한 방향의 상기 부유 게이트들을 하나의 워드 라인이 제어하도록 상기 강유전체막위에 캡 절연막이 적층된 복수개의 워드 라인을 부유 게이트들보다 넓은 너비로 형성하는 단계;
    상기 워드 라인과 워드 라인사이중 하나 건너에 마스크층을 형성하는 단계;
    상기 워드 라인과 마스크층을 마스크로 이용하여 활성 영역에 불순물 영역을 형성하는 단계;
    상기 워드 라인과 마스크층을 마스크로 이용하여 상기 강유전체막과 터널링 유전체막을 선택적으로 제거하는 단계;
    상기 불순물 영역에 콘택홀이 형성되도록 워드 라인 및 캡 절연막 측면에 절연막 측벽을 형성하는 단계; 그리고,
    상기 불순물 영역에 전기적으로 연결되도록 복수개의 비트 라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  37. 제36항에 있어서,
    상기 마스크층과 절연막 측벽 및 유전체막 또는 터널링 절연막은 서로 식각 선택비가 큰 물질로 형성함을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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