JPH09153602A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH09153602A JPH09153602A JP8314137A JP31413796A JPH09153602A JP H09153602 A JPH09153602 A JP H09153602A JP 8314137 A JP8314137 A JP 8314137A JP 31413796 A JP31413796 A JP 31413796A JP H09153602 A JPH09153602 A JP H09153602A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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-
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【課題】 消費電力及びデータの消失等を減少させると
ともに、セルの大きさを減少して集積化すること。 【解決手段】 第１導電型半導体基板の上側に、電荷を
充電もしくは放電する第１電極と、その上側に第１電極
の電荷充放電及びデータ読み出し／書き込みを制御する
第２電極とを形成させるとともに、基板表面部のこれら
の電極の少なくとも一方の側に電荷を供給する電荷入出
力端を形成させた。
ともに、セルの大きさを減少して集積化すること。 【解決手段】 第１導電型半導体基板の上側に、電荷を
充電もしくは放電する第１電極と、その上側に第１電極
の電荷充放電及びデータ読み出し／書き込みを制御する
第２電極とを形成させるとともに、基板表面部のこれら
の電極の少なくとも一方の側に電荷を供給する電荷入出
力端を形成させた。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに係
り、特に集積度を向上させ且つ消費電力を減少させる半
導体メモリ装置及びその製造方法に関する。
り、特に集積度を向上させ且つ消費電力を減少させる半
導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】最近、半導体メモリ市場では不揮発性半
導体メモリの一種であるフラッシュメモリが注目を浴び
ている。何故なら、フラッシュメモリは、コンピュータ
システムで現在一番広く使われている外部記憶装置であ
るＨＤＤに取って代わるであろうと期待されているから
である。現在、コンピュータシステムではキャッシュメ
モリと主記憶装置として、電気的に替えて読み出し／書
き込み可能なＳＲＡＭ又はＤＲＡＭが主に使われている
が、これらは揮発性メモリであって、電源を切ると、格
納されたデータを消失するという欠点がある。従って、
現在のコンピュータシステムでは電源がオフされた状態
でも引き続きデータを格納できる不揮発性メモリで構成
された外部記録装置を別途に備えている。
導体メモリの一種であるフラッシュメモリが注目を浴び
ている。何故なら、フラッシュメモリは、コンピュータ
システムで現在一番広く使われている外部記憶装置であ
るＨＤＤに取って代わるであろうと期待されているから
である。現在、コンピュータシステムではキャッシュメ
モリと主記憶装置として、電気的に替えて読み出し／書
き込み可能なＳＲＡＭ又はＤＲＡＭが主に使われている
が、これらは揮発性メモリであって、電源を切ると、格
納されたデータを消失するという欠点がある。従って、
現在のコンピュータシステムでは電源がオフされた状態
でも引き続きデータを格納できる不揮発性メモリで構成
された外部記録装置を別途に備えている。
【０００３】このような外部記憶装置としては主にＨＤ
Ｄのようなディスク又は磁気テープ等の磁気メモリが使
われている。これはデータ読み出し速度が遅く、消費電
力が大きく、重さが重いだけではなく、小型化に困難で
あり、外部の衝撃に弱い等の短所がある。しかしなが
ら、フラッシュメモリが出現するまでに唯一に電気的に
替えて書き込み可能であり不揮発性メモリであったＥＥ
ＰＲＯＭよりは、はるかに安かったため使用されてい
る。
Ｄのようなディスク又は磁気テープ等の磁気メモリが使
われている。これはデータ読み出し速度が遅く、消費電
力が大きく、重さが重いだけではなく、小型化に困難で
あり、外部の衝撃に弱い等の短所がある。しかしなが
ら、フラッシュメモリが出現するまでに唯一に電気的に
替えて書き込み可能であり不揮発性メモリであったＥＥ
ＰＲＯＭよりは、はるかに安かったため使用されてい
る。
【０００４】しかし、最近、電気的に繰り返し書き込み
可能であり、不揮発性半導体メモりであって既存のＥＥ
ＰＲＯＭよりはより安価なフラッシュメモリが開発され
た。一方、小型化、軽量化、低電力化、高い耐衝撃性な
どの特性を要求する携帯型コンピュータが広く供給され
るに伴って、ＨＤＤをフラッシュメモリに代替する動き
が全世界的に広がっている。大部分のフラッシュメモリ
を使用しているシステムメーカーは、現在ＨＤＤとフラ
ッシュメモリとの価格差のために、パソコンシステムで
は既存のＨＤＤを使用し、ＨＤＤ補助用メモリとしてＰ
ＣＭＣＩＡフラッシュメモリカードを一緒に使用してい
る。早ければ、１９９７年以後６４Ｍフラッシュメモリ
の本格的な量産段階に入って、フラッシュメモリとＨＤ
Ｄの価格差が３倍以下に減少することが予想される。そ
うなれば、ＨＤＤの代わりにＰＣＭＣＩＡフラッシュメ
モリカードがポータブルコンピュータの主外部記憶装置
として使われるだろうと予想されている。その他にもフ
ラッシュメモリは電話機、ページャ、ファックシミリ、
ＬＡＮ等の通信装備や、ＴＶ、ＶＣＲ、ゲーム機、カメ
ラ、オーディオなどの家電製品や、自動車部品や、軍事
用電子機器や、医療機器等の広範囲な分野で記憶装置と
して広く使われるだろうと期待されている。
可能であり、不揮発性半導体メモりであって既存のＥＥ
ＰＲＯＭよりはより安価なフラッシュメモリが開発され
た。一方、小型化、軽量化、低電力化、高い耐衝撃性な
どの特性を要求する携帯型コンピュータが広く供給され
るに伴って、ＨＤＤをフラッシュメモリに代替する動き
が全世界的に広がっている。大部分のフラッシュメモリ
を使用しているシステムメーカーは、現在ＨＤＤとフラ
ッシュメモリとの価格差のために、パソコンシステムで
は既存のＨＤＤを使用し、ＨＤＤ補助用メモリとしてＰ
ＣＭＣＩＡフラッシュメモリカードを一緒に使用してい
る。早ければ、１９９７年以後６４Ｍフラッシュメモリ
の本格的な量産段階に入って、フラッシュメモリとＨＤ
Ｄの価格差が３倍以下に減少することが予想される。そ
うなれば、ＨＤＤの代わりにＰＣＭＣＩＡフラッシュメ
モリカードがポータブルコンピュータの主外部記憶装置
として使われるだろうと予想されている。その他にもフ
ラッシュメモリは電話機、ページャ、ファックシミリ、
ＬＡＮ等の通信装備や、ＴＶ、ＶＣＲ、ゲーム機、カメ
ラ、オーディオなどの家電製品や、自動車部品や、軍事
用電子機器や、医療機器等の広範囲な分野で記憶装置と
して広く使われるだろうと期待されている。
【０００５】以下、従来のメモリ素子のうちＥＥＰＲＯ
Ｍを添付図面を参照して説明する。図１は従来のＥＥＰ
ＲＯＭの回路構成図であって、代表的なフラッシュＥＥ
ＰＲＯＭ素子の一つであるＩＮＴＥＬの「ＥＴＯＸ」フ
ラッシュＥＥＰＲＯＭの単位セル回路図である。一般的
なＥＥＰＲＯＭセルはスタックトゲートＭＯＳ構造を有
するＦＡＭＯＳからなっており、各セルの制御ゲートは
１本のワード線（Ｗ／Ｌ）、各セルのドレイン（Ｄ）は
１本のビット線（Ｂ／Ｌ）に接続されており、各セルの
ソース（Ｓ）は１本の共通ソース線（Ｃ．Ｓ）に接続さ
れている。各ビット線（Ｂ／Ｌ）は一つのセンスアンプ
（ＳＡ）の一入力端子に接続されており、センスアンプ
（ＳＡ）の他の入力端子は基準電圧（Ｖref ）に接続さ
れている。
Ｍを添付図面を参照して説明する。図１は従来のＥＥＰ
ＲＯＭの回路構成図であって、代表的なフラッシュＥＥ
ＰＲＯＭ素子の一つであるＩＮＴＥＬの「ＥＴＯＸ」フ
ラッシュＥＥＰＲＯＭの単位セル回路図である。一般的
なＥＥＰＲＯＭセルはスタックトゲートＭＯＳ構造を有
するＦＡＭＯＳからなっており、各セルの制御ゲートは
１本のワード線（Ｗ／Ｌ）、各セルのドレイン（Ｄ）は
１本のビット線（Ｂ／Ｌ）に接続されており、各セルの
ソース（Ｓ）は１本の共通ソース線（Ｃ．Ｓ）に接続さ
れている。各ビット線（Ｂ／Ｌ）は一つのセンスアンプ
（ＳＡ）の一入力端子に接続されており、センスアンプ
（ＳＡ）の他の入力端子は基準電圧（Ｖref ）に接続さ
れている。
【０００６】前記のように構成された一般的なＥＥＰＲ
ＯＭセルは図２に示すような構造である。即ち、Ｐ型シ
リコン基板１上に浮遊ゲートＦ．Ｇと制御ゲートＣ．Ｇ
が順次積層され、前記浮遊ゲートＦ．Ｇの両側のシリコ
ン基板にＮ型不純物領域としてのソース領域Ｓ及びドレ
イン領域Ｄが形成されている。シリコン基板１と浮遊ゲ
ートＦ．Ｇとの間及び浮遊ゲートＦ．Ｇと制御ゲート
Ｃ．Ｇとの間には絶縁膜が形成される。浮遊ゲートＦ．
Ｇと制御ゲートＣ．Ｇとの間の絶縁膜は一般的なトラン
ジスタのゲート絶縁膜程度の厚さであるが、浮遊ゲート
Ｆ．Ｇとシリコン基板１との間は約１００Å以下のトン
ネル絶縁膜として形成される。
ＯＭセルは図２に示すような構造である。即ち、Ｐ型シ
リコン基板１上に浮遊ゲートＦ．Ｇと制御ゲートＣ．Ｇ
が順次積層され、前記浮遊ゲートＦ．Ｇの両側のシリコ
ン基板にＮ型不純物領域としてのソース領域Ｓ及びドレ
イン領域Ｄが形成されている。シリコン基板１と浮遊ゲ
ートＦ．Ｇとの間及び浮遊ゲートＦ．Ｇと制御ゲート
Ｃ．Ｇとの間には絶縁膜が形成される。浮遊ゲートＦ．
Ｇと制御ゲートＣ．Ｇとの間の絶縁膜は一般的なトラン
ジスタのゲート絶縁膜程度の厚さであるが、浮遊ゲート
Ｆ．Ｇとシリコン基板１との間は約１００Å以下のトン
ネル絶縁膜として形成される。
【０００７】このような従来のフラッシュＥＥＰＲＯＭ
の動作を次に示す。図３は従来のＥＥＰＲＯＭでデータ
を記録するときの動作説明図である。図４は従来のＥＥ
ＰＲＯＭにおけるデータ消去時の動作説明図である。ま
ず、一つのセルにデータ「１」を書き込むためには、図
３に示すように、そのセルに該当するビット線Ｂ／Ｌに
７〜８Ｖの電圧を印加し、ワード線Ｗ／Ｌ（制御ゲート
Ｃ．Ｇ）に１２〜１３Ｖの電圧パルスを印加し、ソース
Ｓと基板は接地する。そうすると、ドレインＤと基板と
の間のＰＮ接合で電子なだれ降伏が発生し、それにより
ホットエレクトロンが生成される。このように生成され
たホットエレクトロンのうち一部は、基板とトンネル酸
化膜との間のエネルギー障壁の高さ（約３．２ｅＶ）よ
り大きいエネルギーを得て、基板からトンネル酸化膜を
越えて浮遊ゲートＦ．Ｇに注入される。このような方法
をチャンネルホットエレクトロン注入方式という。この
とき、浮遊ゲートＦ．Ｇに注入された電子の数が増加す
ればするほど、セルのしきい値電圧が増加する。通常、
セルのしきい値電圧が７Ｖ以上となるように「書き込
み」を行う。一旦、電子が浮遊ゲートＦ．Ｇに注入され
て格納されると、浮遊ゲートＦ．Ｇとその浮遊ゲート
Ｆ．Ｇを完全に覆っている絶縁膜との間のエネルギー障
壁の高さが３ｅＶより大きいので、自然の電子放出は無
視するほど小さい。したがって、格納された電子の量は
殆ど数年間変わりなく保持される。セルのこの状態が２
進法における論理「１」を示す。
の動作を次に示す。図３は従来のＥＥＰＲＯＭでデータ
を記録するときの動作説明図である。図４は従来のＥＥ
ＰＲＯＭにおけるデータ消去時の動作説明図である。ま
ず、一つのセルにデータ「１」を書き込むためには、図
３に示すように、そのセルに該当するビット線Ｂ／Ｌに
７〜８Ｖの電圧を印加し、ワード線Ｗ／Ｌ（制御ゲート
Ｃ．Ｇ）に１２〜１３Ｖの電圧パルスを印加し、ソース
Ｓと基板は接地する。そうすると、ドレインＤと基板と
の間のＰＮ接合で電子なだれ降伏が発生し、それにより
ホットエレクトロンが生成される。このように生成され
たホットエレクトロンのうち一部は、基板とトンネル酸
化膜との間のエネルギー障壁の高さ（約３．２ｅＶ）よ
り大きいエネルギーを得て、基板からトンネル酸化膜を
越えて浮遊ゲートＦ．Ｇに注入される。このような方法
をチャンネルホットエレクトロン注入方式という。この
とき、浮遊ゲートＦ．Ｇに注入された電子の数が増加す
ればするほど、セルのしきい値電圧が増加する。通常、
セルのしきい値電圧が７Ｖ以上となるように「書き込
み」を行う。一旦、電子が浮遊ゲートＦ．Ｇに注入され
て格納されると、浮遊ゲートＦ．Ｇとその浮遊ゲート
Ｆ．Ｇを完全に覆っている絶縁膜との間のエネルギー障
壁の高さが３ｅＶより大きいので、自然の電子放出は無
視するほど小さい。したがって、格納された電子の量は
殆ど数年間変わりなく保持される。セルのこの状態が２
進法における論理「１」を示す。
【０００８】上述したように一つのセルに書き込まれた
データを消す方法を次に示す。図４に示すように、基板
と制御ゲートＣ．Ｇとを接地し、ドレインはフローティ
ングさせ、共通ソース線Ｃ．Ｓには１２〜１３Ｖの電圧
パルスを印加する。トンネリング現象によって浮遊ゲー
トＦ．Ｇに格納されていた電子が浮遊ゲートＦ．Ｇから
薄いゲート酸化膜を介してソースＳへ放出される。浮遊
ゲートＦ．Ｇに格納された電子の放出量が増加するのに
伴って、セルのしきい値電圧は低下する。一般的にはセ
ルのしきい値電圧が３Ｖ以下となるように消去を行う。
このような状態が２進法における論理「０」を示す。
データを消す方法を次に示す。図４に示すように、基板
と制御ゲートＣ．Ｇとを接地し、ドレインはフローティ
ングさせ、共通ソース線Ｃ．Ｓには１２〜１３Ｖの電圧
パルスを印加する。トンネリング現象によって浮遊ゲー
トＦ．Ｇに格納されていた電子が浮遊ゲートＦ．Ｇから
薄いゲート酸化膜を介してソースＳへ放出される。浮遊
ゲートＦ．Ｇに格納された電子の放出量が増加するのに
伴って、セルのしきい値電圧は低下する。一般的にはセ
ルのしきい値電圧が３Ｖ以下となるように消去を行う。
このような状態が２進法における論理「０」を示す。
【０００９】次に、一つのセルに格納されたデータを読
み出す方法を次に示す。即ち、そのセルのドレインＤに
接続されたビット線（Ｂ／Ｌ）に１〜２Ｖを印加し、基
板とソースＳは接地する。それから、そのセルの制御ゲ
ートＣ．Ｇに接続されたワード線Ｗ／Ｌに３〜５Ｖの電
圧パルスを印加する。そのセルにデータ「１」が格納さ
れている場合には、セルは「オフ」状態になるので、そ
のビット線Ｂ／Ｌに充電された電荷は放出されずそのま
ま残っており、予め印加された電位１〜２Ｖがそのまま
保持される。一方、そのセルにデータ「０」が格納され
ている場合には、そのセルは「オン」状態になるので、
そのビット線Ｂ／Ｌに充電された電荷は全てそのセルを
介してソースＳへ放出され、そのビット線Ｂ／Ｌの電位
は接地状態になる。このようなビット線Ｂ／Ｌの電位差
をそのビット線Ｂ／Ｌに連結されたセンスアンプＳＡが
認識して、そのセルの格納されたデータを読み出す。
み出す方法を次に示す。即ち、そのセルのドレインＤに
接続されたビット線（Ｂ／Ｌ）に１〜２Ｖを印加し、基
板とソースＳは接地する。それから、そのセルの制御ゲ
ートＣ．Ｇに接続されたワード線Ｗ／Ｌに３〜５Ｖの電
圧パルスを印加する。そのセルにデータ「１」が格納さ
れている場合には、セルは「オフ」状態になるので、そ
のビット線Ｂ／Ｌに充電された電荷は放出されずそのま
ま残っており、予め印加された電位１〜２Ｖがそのまま
保持される。一方、そのセルにデータ「０」が格納され
ている場合には、そのセルは「オン」状態になるので、
そのビット線Ｂ／Ｌに充電された電荷は全てそのセルを
介してソースＳへ放出され、そのビット線Ｂ／Ｌの電位
は接地状態になる。このようなビット線Ｂ／Ｌの電位差
をそのビット線Ｂ／Ｌに連結されたセンスアンプＳＡが
認識して、そのセルの格納されたデータを読み出す。
【００１０】
【発明が解決しようとする課題】このような従来の「Ｅ
ＴＯＸ」フラッシュＥＥＰＲＯＭの場合はデータを読み
出すとき、ランダムアクセスが可能であって、データ読
み出し時間が比較的短いという長所があるが、一方まだ
改善すべき数多くの問題点を抱えている。特に、代表的
な問題点は次のようである。
ＴＯＸ」フラッシュＥＥＰＲＯＭの場合はデータを読み
出すとき、ランダムアクセスが可能であって、データ読
み出し時間が比較的短いという長所があるが、一方まだ
改善すべき数多くの問題点を抱えている。特に、代表的
な問題点は次のようである。
【００１１】セルに格納されたデータを消去するとき、
制御ゲートと基板は接地し、ソースには１３Ｖの高い電
圧を印加し、ドレインには外部から電圧を印加しないの
で、ソースと基板との間には大きい電圧差が生ずる。従
って、ソース接合領域でバンド−バンドトンネリング(b
and to band tunneling)と電子なだれ降伏が発生する。
これにより、ソース接合領域で多くの電子−価電子帯が
発生し、そのうち一部の価電子がソース接合領域に形成
された深い空乏層領域で電界によって加速され、高いエ
ネルギーの価電子（いわゆるホットホール）になった
後、トンネル酸化膜に注入して、そのうち一部が酸化膜
に捕獲される。このように捕獲された価電子は消去時に
消去速度を大きく増加させる結果を生み出す。これによ
り、価電子がトンネル酸化膜内に捕獲されたセルの消去
しきい値電圧は、価電子がゲート酸化膜内に捕獲されて
いない他のセルの消去しきい値電圧より低くなる。従っ
て、場合によってはこういったセルの消去しきい値電圧
が（−）値を有する場合も発生する。このような場合に
は常にこれらセルから漏洩電流が流れ、データ読み出し
時にエラーが発生する結果をもたらす。このような問題
を過消去問題という。
制御ゲートと基板は接地し、ソースには１３Ｖの高い電
圧を印加し、ドレインには外部から電圧を印加しないの
で、ソースと基板との間には大きい電圧差が生ずる。従
って、ソース接合領域でバンド−バンドトンネリング(b
and to band tunneling)と電子なだれ降伏が発生する。
これにより、ソース接合領域で多くの電子−価電子帯が
発生し、そのうち一部の価電子がソース接合領域に形成
された深い空乏層領域で電界によって加速され、高いエ
ネルギーの価電子（いわゆるホットホール）になった
後、トンネル酸化膜に注入して、そのうち一部が酸化膜
に捕獲される。このように捕獲された価電子は消去時に
消去速度を大きく増加させる結果を生み出す。これによ
り、価電子がトンネル酸化膜内に捕獲されたセルの消去
しきい値電圧は、価電子がゲート酸化膜内に捕獲されて
いない他のセルの消去しきい値電圧より低くなる。従っ
て、場合によってはこういったセルの消去しきい値電圧
が（−）値を有する場合も発生する。このような場合に
は常にこれらセルから漏洩電流が流れ、データ読み出し
時にエラーが発生する結果をもたらす。このような問題
を過消去問題という。
【００１２】そして、上述したように、ゲート酸化膜内
の価電子捕獲によって消去後のしきい値電圧が低くなり
すぎた欠陥セルは、データのプログラムと消去が引き続
き進行しながらいつも欠陥セルとして残っているのでは
なく、相当な数の欠陥セルはトンネル酸化膜に捕獲され
た価電子が後の消去時にトンネル酸化膜を通過する電子
と再結合して消失されることにより、普通のセルに戻
る。
の価電子捕獲によって消去後のしきい値電圧が低くなり
すぎた欠陥セルは、データのプログラムと消去が引き続
き進行しながらいつも欠陥セルとして残っているのでは
なく、相当な数の欠陥セルはトンネル酸化膜に捕獲され
た価電子が後の消去時にトンネル酸化膜を通過する電子
と再結合して消失されることにより、普通のセルに戻
る。
【００１３】プログラム／消去のサイクルが進行中、あ
るセルは初期には普通のセルであって途中で欠陥セルに
なる場合が多い。このようにゲート酸化膜内の価電子の
捕獲はどのセルでいつ発生するか全く予測することがで
きないので、製造工程後に施すスクリーニングテストで
前記のような問題が発生するおそれのある素子を予め選
り抜くことができない。
るセルは初期には普通のセルであって途中で欠陥セルに
なる場合が多い。このようにゲート酸化膜内の価電子の
捕獲はどのセルでいつ発生するか全く予測することがで
きないので、製造工程後に施すスクリーニングテストで
前記のような問題が発生するおそれのある素子を予め選
り抜くことができない。
【００１４】一方、前記過消去問題を減少させるため
に、従来の「ＥＴＯＸ」フラッシュＥＥＰＲＯＭでは図
３及び図４に示すように、消去時にホットホールの発生
を減少できるようにソース接合を深傾斜接合(deep grad
ed junction)で作った場合もあったが、この場合にもホ
ットホールの発生を完全に防止できなく、且つソース接
合を深く形成することにより単位セルの面積を大きく増
加させている。
に、従来の「ＥＴＯＸ」フラッシュＥＥＰＲＯＭでは図
３及び図４に示すように、消去時にホットホールの発生
を減少できるようにソース接合を深傾斜接合(deep grad
ed junction)で作った場合もあったが、この場合にもホ
ットホールの発生を完全に防止できなく、且つソース接
合を深く形成することにより単位セルの面積を大きく増
加させている。
【００１５】以下、次の問題についてのべる。あるセル
をプログラムするとき、そのセルと同じビット線に接続
された他の選択されないセルのワード線は接地されてお
り、ドレインには約７〜８Ｖの電圧が印加される。この
とき、選択されないセルのうち予めプログラムされたセ
ルは浮遊ゲートに電子が蓄積されているので、浮遊ゲー
トの電位が−２〜−３Ｖ程度になる。従って、プログラ
ムされていて選択されなかったセルのドレインと浮遊ゲ
ートとの間には約９〜１０Ｖの相当な電位差が生じるこ
とになる。そのため、ファウラー−ノルドハイムトンネ
ルによって浮遊ゲートにある電子がドレインへ放出され
たり、ドレイン接合で生成されたホットホールが浮遊ゲ
ートに注入されたりして、浮遊ゲートに格納された電子
が消失するなどの問題が発生することもある。
をプログラムするとき、そのセルと同じビット線に接続
された他の選択されないセルのワード線は接地されてお
り、ドレインには約７〜８Ｖの電圧が印加される。この
とき、選択されないセルのうち予めプログラムされたセ
ルは浮遊ゲートに電子が蓄積されているので、浮遊ゲー
トの電位が−２〜−３Ｖ程度になる。従って、プログラ
ムされていて選択されなかったセルのドレインと浮遊ゲ
ートとの間には約９〜１０Ｖの相当な電位差が生じるこ
とになる。そのため、ファウラー−ノルドハイムトンネ
ルによって浮遊ゲートにある電子がドレインへ放出され
たり、ドレイン接合で生成されたホットホールが浮遊ゲ
ートに注入されたりして、浮遊ゲートに格納された電子
が消失するなどの問題が発生することもある。
【００１６】第３の問題は次の通りである。従来の「Ｅ
ＴＯＸ」フラッシュＥＥＰＲＯＭはチャンネルホットエ
レクトロン注入方式でプログラムを施している。このよ
うな方式を用いてプログラムを実施する場合には、プロ
グラム時にプログラムのために選択されたセルと連結さ
れたビット線に約６〜８Ｖの高い電圧が印加され、且つ
そのビット線に約１００μＡの大きい電流が流れる。従
って、プログラム時に電力が余分に消費される問題があ
った。
ＴＯＸ」フラッシュＥＥＰＲＯＭはチャンネルホットエ
レクトロン注入方式でプログラムを施している。このよ
うな方式を用いてプログラムを実施する場合には、プロ
グラム時にプログラムのために選択されたセルと連結さ
れたビット線に約６〜８Ｖの高い電圧が印加され、且つ
そのビット線に約１００μＡの大きい電流が流れる。従
って、プログラム時に電力が余分に消費される問題があ
った。
【００１７】本発明はかかる問題点を解決するためのも
ので、その目的は消費電力を少なくすると共にデータの
消失等を減少させることができ、かつセルの大きさを減
少させて集積化することにある。
ので、その目的は消費電力を少なくすると共にデータの
消失等を減少させることができ、かつセルの大きさを減
少させて集積化することにある。
【００１８】
【課題を解決するための手段】上記目的を達成する本発
明の半導体メモリ装置は、第１導電型半導体基板と、前
記半導体基板上に形成され、電荷を充電もしくは放電す
る第１電極と、前記第１電極上に形成され、第１電極の
電荷充放電及びデータ読み出し／書き込みを制御する第
２電極と、前記第２電極の少なくとも一側の半導体基板
に形成され、電荷を供給する電荷入出力端を有すること
を特徴とする。
明の半導体メモリ装置は、第１導電型半導体基板と、前
記半導体基板上に形成され、電荷を充電もしくは放電す
る第１電極と、前記第１電極上に形成され、第１電極の
電荷充放電及びデータ読み出し／書き込みを制御する第
２電極と、前記第２電極の少なくとも一側の半導体基板
に形成され、電荷を供給する電荷入出力端を有すること
を特徴とする。
【００１９】上記目的を達成する本発明の半導体メモリ
装置の製造方法は、半導体基板にトンネル誘電体膜を形
成する段階と、前記トンネル誘電体膜上に浮遊ゲートを
形成する段階と、前記浮遊ゲートを含む基板の全面に強
誘電体膜を形成する段階と、前記浮遊ゲート上の強誘電
体膜上に制御ゲートを形成する段階と、前記制御ゲート
の少なくとも一側に電荷入出力端を形成する段階と、を
有することを特徴とする。
装置の製造方法は、半導体基板にトンネル誘電体膜を形
成する段階と、前記トンネル誘電体膜上に浮遊ゲートを
形成する段階と、前記浮遊ゲートを含む基板の全面に強
誘電体膜を形成する段階と、前記浮遊ゲート上の強誘電
体膜上に制御ゲートを形成する段階と、前記制御ゲート
の少なくとも一側に電荷入出力端を形成する段階と、を
有することを特徴とする。
【００２０】
【発明の実施の形態】以下、前記本発明の半導体メモリ
装置及びその製造方法を添付図面に基づいてより詳しく
説明する。図５は本発明の動作原理を説明するための単
位セルの断面構造図である。まず、本発明の半導体メモ
リ装置においては、単位メモリセルの構成は電荷を充放
電する浮遊ゲートＦ．Ｇと電荷充放電及び読み出し／書
き込みを制御する制御ゲートＣ．Ｇとが積層されてお
り、基板１０の前記浮遊ゲートＦ．Ｇの少なくとも一方
の側には電荷入出力端として用いられる不純物領域１４
が形成されるスタックトゲートＭＯＳキャパシタの構造
となっている。図５では電荷入出力端を両側に設けてい
るが、いずれか一方だけでもよい。また、図示のように
制御ゲートＣ．Ｇは浮遊ゲートＦ．Ｇの上に積層させる
だけでなく、浮遊ゲートの両側から基板の不純物領域に
かかる部分まで覆っている。
装置及びその製造方法を添付図面に基づいてより詳しく
説明する。図５は本発明の動作原理を説明するための単
位セルの断面構造図である。まず、本発明の半導体メモ
リ装置においては、単位メモリセルの構成は電荷を充放
電する浮遊ゲートＦ．Ｇと電荷充放電及び読み出し／書
き込みを制御する制御ゲートＣ．Ｇとが積層されてお
り、基板１０の前記浮遊ゲートＦ．Ｇの少なくとも一方
の側には電荷入出力端として用いられる不純物領域１４
が形成されるスタックトゲートＭＯＳキャパシタの構造
となっている。図５では電荷入出力端を両側に設けてい
るが、いずれか一方だけでもよい。また、図示のように
制御ゲートＣ．Ｇは浮遊ゲートＦ．Ｇの上に積層させる
だけでなく、浮遊ゲートの両側から基板の不純物領域に
かかる部分まで覆っている。
【００２１】浮遊ゲートＦ．Ｇと制御ゲートＣ．Ｇが積
層され、基板の前記浮遊ゲートＦ．Ｇの両側に不純物領
域１４が形成されているのでスタックトゲートＭＯＳ構
造ではあるが、この実施形態の場合、前記不純物領域１
４、１４の間の半導体基板が電荷を伝送するチャンネル
として用いられない。プログラム時には一般的なＥＥＰ
ＲＯＭのようにデータ「０」もしくはデータ「１」を記
録するように浮遊ゲートに電荷を注入し又は引き抜くよ
うにする一方、読み出し時には浮遊ゲートＦ．Ｇに電荷
が注入されているか引き抜かれているかと、制御ゲート
Ｃ．Ｇにパルスが印加されたか否かとによって、前記不
純物領域１４、１４の間に反転層が形成されるか否かが
決定される。結局、本発明は、前記制御ゲートＣ．Ｇと
浮遊ゲートＦ．Ｇとの間に形成されるキャパシタ、前記
浮遊ゲートＦ．Ｇと反転層との間に形成されるキャパシ
タ、及び制御ゲートＣ．Ｇと不純物領域１４との間に形
成される寄生キャパシタの充放電を用いたスタックトゲ
ートＭＯＳキャパシタである。
層され、基板の前記浮遊ゲートＦ．Ｇの両側に不純物領
域１４が形成されているのでスタックトゲートＭＯＳ構
造ではあるが、この実施形態の場合、前記不純物領域１
４、１４の間の半導体基板が電荷を伝送するチャンネル
として用いられない。プログラム時には一般的なＥＥＰ
ＲＯＭのようにデータ「０」もしくはデータ「１」を記
録するように浮遊ゲートに電荷を注入し又は引き抜くよ
うにする一方、読み出し時には浮遊ゲートＦ．Ｇに電荷
が注入されているか引き抜かれているかと、制御ゲート
Ｃ．Ｇにパルスが印加されたか否かとによって、前記不
純物領域１４、１４の間に反転層が形成されるか否かが
決定される。結局、本発明は、前記制御ゲートＣ．Ｇと
浮遊ゲートＦ．Ｇとの間に形成されるキャパシタ、前記
浮遊ゲートＦ．Ｇと反転層との間に形成されるキャパシ
タ、及び制御ゲートＣ．Ｇと不純物領域１４との間に形
成される寄生キャパシタの充放電を用いたスタックトゲ
ートＭＯＳキャパシタである。
【００２２】即ち、図５（ａ）に示すように、浮遊ゲー
トＦ．Ｇに電荷が格納してあれば、基板の不純物領域１
４の間（チャンネル領域）に反転層が形成されず、反転
層が形成されなければ、基板の不純物領域１４の間に電
荷が格納されない。そして、図５（ｂ）に示すように、
浮遊ゲートＦ．Ｇに電荷が格納されなければ、基板の不
純物領域１４の間に反転層が形成され、反転層が形成さ
れると、反転層が形成された不純物領域１４の間に電荷
が格納される。
トＦ．Ｇに電荷が格納してあれば、基板の不純物領域１
４の間（チャンネル領域）に反転層が形成されず、反転
層が形成されなければ、基板の不純物領域１４の間に電
荷が格納されない。そして、図５（ｂ）に示すように、
浮遊ゲートＦ．Ｇに電荷が格納されなければ、基板の不
純物領域１４の間に反転層が形成され、反転層が形成さ
れると、反転層が形成された不純物領域１４の間に電荷
が格納される。
【００２３】このように単位セルのスタックトゲートＭ
ＯＳキャパシタを有する本発明の半導体メモリ装置の構
成を次に示す。図６は本発明の第１実施形態による半導
体メモリ装置の回路的構成図であり、図７は本発明の第
１実施形態による半導体メモリ装置のレイアウト図であ
り、図８は図７Ａ−Ａ’線における本発明の第１実施形
態による半導体メモリ装置の構造断面図であり、図９は
図７のＢ−Ｂ’線における本発明の第１実施形態による
半導体メモリ装置の構造断面図である。
ＯＳキャパシタを有する本発明の半導体メモリ装置の構
成を次に示す。図６は本発明の第１実施形態による半導
体メモリ装置の回路的構成図であり、図７は本発明の第
１実施形態による半導体メモリ装置のレイアウト図であ
り、図８は図７Ａ−Ａ’線における本発明の第１実施形
態による半導体メモリ装置の構造断面図であり、図９は
図７のＢ−Ｂ’線における本発明の第１実施形態による
半導体メモリ装置の構造断面図である。
【００２４】マトリックス状に配列され、浮遊ゲートに
電荷が充電されたか否かによってデータをプログラムす
る複数個のスタックトゲートＭＯＳキャパシタＣ１１〜
Ｃｎｍと、前記複数個のスタックトゲートＭＯＳキャパ
シタＣ１１〜Ｃｎｍのうち同一行のスタックトゲートＭ
ＯＳキャパシタを同時に制御できるようにした複数個の
ワード線Ｗ／Ｌ１〜Ｗ／Ｌｍと、前記複数個のスタック
トゲートＭＯＳキャパシタＣ１〜Ｃｎｍのうち同一列の
スタックトゲートＭＯＳキャパシタに対してデータを書
き込んだり読み出したりするための複数個のビット線Ｂ
／Ｌ１〜Ｂ／Ｌｎと、前記各ビット線Ｂ／Ｌ１〜Ｂ／Ｌ
ｎからデータを感知して出力する複数個のセンスアンプ
ＳＡ１〜ＳＡｎとによって構成される。
電荷が充電されたか否かによってデータをプログラムす
る複数個のスタックトゲートＭＯＳキャパシタＣ１１〜
Ｃｎｍと、前記複数個のスタックトゲートＭＯＳキャパ
シタＣ１１〜Ｃｎｍのうち同一行のスタックトゲートＭ
ＯＳキャパシタを同時に制御できるようにした複数個の
ワード線Ｗ／Ｌ１〜Ｗ／Ｌｍと、前記複数個のスタック
トゲートＭＯＳキャパシタＣ１〜Ｃｎｍのうち同一列の
スタックトゲートＭＯＳキャパシタに対してデータを書
き込んだり読み出したりするための複数個のビット線Ｂ
／Ｌ１〜Ｂ／Ｌｎと、前記各ビット線Ｂ／Ｌ１〜Ｂ／Ｌ
ｎからデータを感知して出力する複数個のセンスアンプ
ＳＡ１〜ＳＡｎとによって構成される。
【００２５】前記複数個のスタックトゲートＭＯＳキャ
パシタＣ１１〜Ｃｎｍのうち同一行のスタックトゲート
ＭＯＳキャパシタの各制御ゲートは１本のワード線Ｗ／
Ｌに連結され、同一列のスタックトゲートＭＯＳキャパ
シタの各電荷入出力端である不純物領域は１本のビット
線Ｂ／Ｌに連結される。そして、各センスアンプＳＡ１
〜ＳＡｎは当該ビット線を一つの入力端子とし、各セン
スアンプＳＡ１〜ＳＡｎの他の入力端子には基準電圧が
印加される。
パシタＣ１１〜Ｃｎｍのうち同一行のスタックトゲート
ＭＯＳキャパシタの各制御ゲートは１本のワード線Ｗ／
Ｌに連結され、同一列のスタックトゲートＭＯＳキャパ
シタの各電荷入出力端である不純物領域は１本のビット
線Ｂ／Ｌに連結される。そして、各センスアンプＳＡ１
〜ＳＡｎは当該ビット線を一つの入力端子とし、各セン
スアンプＳＡ１〜ＳＡｎの他の入力端子には基準電圧が
印加される。
【００２６】図７に示すように、半導体基板に一定間隔
を置いて一方向にフィールド絶縁膜１１が形成されてい
る。半導体基板のフィールド絶縁膜１１とフィールド絶
縁膜１１との間は活性領域である。１２がワード線であ
って、フィールド絶縁膜１１と直角方向に一定間隔を置
いて平行に多数形成されている。このワード線１２に沿
って（図７）活性領域の上側（図８）に一定間隔で複数
の浮遊ゲート１３が形成されている。活性領域のうち前
記ワード線１２とワード線１２との間に電荷入出力端で
ある高濃度Ｎ型不純物領域１４（図９）が形成される。
後述の絶縁膜１８を挟んでワード線の上側のフィールド
絶縁膜１１の間にそれと平行に複数個のビット線１５が
形成されている。前記のように形成された複数個の高濃
度Ｎ型不純物領域１４はそれぞれの列ごとに１本のビッ
ト線１５に連結される。
を置いて一方向にフィールド絶縁膜１１が形成されてい
る。半導体基板のフィールド絶縁膜１１とフィールド絶
縁膜１１との間は活性領域である。１２がワード線であ
って、フィールド絶縁膜１１と直角方向に一定間隔を置
いて平行に多数形成されている。このワード線１２に沿
って（図７）活性領域の上側（図８）に一定間隔で複数
の浮遊ゲート１３が形成されている。活性領域のうち前
記ワード線１２とワード線１２との間に電荷入出力端で
ある高濃度Ｎ型不純物領域１４（図９）が形成される。
後述の絶縁膜１８を挟んでワード線の上側のフィールド
絶縁膜１１の間にそれと平行に複数個のビット線１５が
形成されている。前記のように形成された複数個の高濃
度Ｎ型不純物領域１４はそれぞれの列ごとに１本のビッ
ト線１５に連結される。
【００２７】この実施形態のメモリ装置の断面構造につ
いてさらに説明する。Ｐ型半導体基板１０に一定間隔を
おいて、フィールド領域にフィールド絶縁膜（酸化膜）
１１が形成されて、フィールド領域と活性領域を区画す
る。そのフィールド絶縁膜が形成されたＰ型半導体基板
１０上にトンネル誘電体膜１６が形成されている。その
上の活性領域の部分に浮遊ゲート１３が形成される。各
浮遊ゲート１３を形成させた基板の全面に強誘電体膜１
７が形成され、その上にワード線１２が形成されてい
る。そのワード線１２を形成させた基板の全面に層間絶
縁膜１８が形成され、その上にビット線１５が形成され
る。この際、トンネリング酸化膜１６及び強誘電体膜１
７としてＰＺＴ(Lead(Pb) Zirconate Titanate) が使用
されるのが好ましい。
いてさらに説明する。Ｐ型半導体基板１０に一定間隔を
おいて、フィールド領域にフィールド絶縁膜（酸化膜）
１１が形成されて、フィールド領域と活性領域を区画す
る。そのフィールド絶縁膜が形成されたＰ型半導体基板
１０上にトンネル誘電体膜１６が形成されている。その
上の活性領域の部分に浮遊ゲート１３が形成される。各
浮遊ゲート１３を形成させた基板の全面に強誘電体膜１
７が形成され、その上にワード線１２が形成されてい
る。そのワード線１２を形成させた基板の全面に層間絶
縁膜１８が形成され、その上にビット線１５が形成され
る。この際、トンネリング酸化膜１６及び強誘電体膜１
７としてＰＺＴ(Lead(Pb) Zirconate Titanate) が使用
されるのが好ましい。
【００２８】一方、ビット線方向の断面は、図９に示す
ように、各ワード線１２は浮遊ゲート１３を覆うように
形成され、ワード線１２と浮遊ゲート１３との間の静電
容量を大きくする。且つ浮遊ゲート１３とビット線１５
との間の容量結合が最小となるようにする。基板１０の
各ワード線１２の間には前記のように高濃度Ｎ型不純物
領域１４が形成されている。層間絶縁膜１８の高濃度Ｎ
型不純物領域１４の部分にはコンタクトホールが形成さ
れ、各高濃度Ｎ型不純物領域１４がビット線１５に連結
される。
ように、各ワード線１２は浮遊ゲート１３を覆うように
形成され、ワード線１２と浮遊ゲート１３との間の静電
容量を大きくする。且つ浮遊ゲート１３とビット線１５
との間の容量結合が最小となるようにする。基板１０の
各ワード線１２の間には前記のように高濃度Ｎ型不純物
領域１４が形成されている。層間絶縁膜１８の高濃度Ｎ
型不純物領域１４の部分にはコンタクトホールが形成さ
れ、各高濃度Ｎ型不純物領域１４がビット線１５に連結
される。
【００２９】以下、このような上述した本発明の第１実
施形態による半導体メモリ装置の製造方法を説明する。
図１０は図７のＡ−Ａ’線における工程断面図であり、
図１１は図７のＢ−Ｂ’線における工程断面図である。
まず、図１０（ａ）及び図１１（ａ）に示すように、Ｐ
型半導体基板１０上にバッファ酸化膜１９、窒化膜２０
及び感光膜２１を順次堆積し、フォトリソグラフィでフ
ィールド領域と活性領域を区画して活性領域のみに感光
膜２１パターンが形成されるようにする。
施形態による半導体メモリ装置の製造方法を説明する。
図１０は図７のＡ−Ａ’線における工程断面図であり、
図１１は図７のＢ−Ｂ’線における工程断面図である。
まず、図１０（ａ）及び図１１（ａ）に示すように、Ｐ
型半導体基板１０上にバッファ酸化膜１９、窒化膜２０
及び感光膜２１を順次堆積し、フォトリソグラフィでフ
ィールド領域と活性領域を区画して活性領域のみに感光
膜２１パターンが形成されるようにする。
【００３０】図１０（ｂ）及び図１１（ｂ）に示すよう
に、前記感光膜２１パターンをマスクとして前記窒化膜
２０を選択的に除去し、酸素雰囲気で熱処理してフィー
ルド領域にフィールド絶縁膜（フィールド酸化膜）１１
を形成する。そして、感光膜２１、窒化膜２０、及びバ
ッファ酸化膜１９を除去する。図１０（ｃ）及び図１１
（ｃ）に示すように、フィールド絶縁膜１１が形成され
たＰ型半導体基板１０にＰＺＴ等のトンネル誘電体膜１
６を形成する。このトンネル誘電体膜１６の条件は、ト
ンネリングできる厚さを有しなければならないことと、
誘電率の大きい物質であることであり、トンネリングで
きる最も適切な厚さは７０〜１５０Å程度である。
に、前記感光膜２１パターンをマスクとして前記窒化膜
２０を選択的に除去し、酸素雰囲気で熱処理してフィー
ルド領域にフィールド絶縁膜（フィールド酸化膜）１１
を形成する。そして、感光膜２１、窒化膜２０、及びバ
ッファ酸化膜１９を除去する。図１０（ｃ）及び図１１
（ｃ）に示すように、フィールド絶縁膜１１が形成され
たＰ型半導体基板１０にＰＺＴ等のトンネル誘電体膜１
６を形成する。このトンネル誘電体膜１６の条件は、ト
ンネリングできる厚さを有しなければならないことと、
誘電率の大きい物質であることであり、トンネリングで
きる最も適切な厚さは７０〜１５０Å程度である。
【００３１】図１０（ｄ）及び図１１（ｄ）に示すよう
に、前記トンネル誘電体膜１６上に多結晶シリコンを堆
積し、フォトリソグラフィ及びエッチング工程で前記多
結晶シリコンをパターニングして、前記活性領域のトン
ネル誘電体膜１６の上に浮遊ゲート１３を形成する。浮
遊ゲート１３は金属で形成してもよい。図１０（ｅ）及
び図１１（ｅ）に示すように、前記浮遊ゲート１３を含
んだ基板の全面に強誘電体膜１７を堆積する。強誘電体
膜１７としては酸化膜／窒化膜、酸化膜／窒化膜／酸化
膜の積層された構造で形成するか、或いはＰＺＴなどで
形成する。
に、前記トンネル誘電体膜１６上に多結晶シリコンを堆
積し、フォトリソグラフィ及びエッチング工程で前記多
結晶シリコンをパターニングして、前記活性領域のトン
ネル誘電体膜１６の上に浮遊ゲート１３を形成する。浮
遊ゲート１３は金属で形成してもよい。図１０（ｅ）及
び図１１（ｅ）に示すように、前記浮遊ゲート１３を含
んだ基板の全面に強誘電体膜１７を堆積する。強誘電体
膜１７としては酸化膜／窒化膜、酸化膜／窒化膜／酸化
膜の積層された構造で形成するか、或いはＰＺＴなどで
形成する。
【００３２】図１０（ｆ）及び図１１（ｆ）に示すよう
に、前記強誘電体膜１７の全面に多結晶シリコンを堆積
し、フォトリソグラフィ及びエッチング工程で前記多結
晶シリコンを選択的に除去して、前記浮遊ゲート１３の
上側にワード線１２を形成する。ワード線１２はフィー
ルド絶縁膜１１に対して直角な方向に形成され、かつ一
行の浮遊ゲート１３を１本のワード線１２によって覆う
ように形成する。ワード線は多結晶シリコンの代わりに
金属で形成してもよい。図１０（ｇ）及び図１１（ｇ）
に示すように、前記ワード線１２をマスクとして、露出
した活性領域のＰ型半導体基板１０にＮ型不純物イオン
を高濃度で注入して電荷入出力端として使用する高濃度
Ｎ型不純物領域１４を形成する。
に、前記強誘電体膜１７の全面に多結晶シリコンを堆積
し、フォトリソグラフィ及びエッチング工程で前記多結
晶シリコンを選択的に除去して、前記浮遊ゲート１３の
上側にワード線１２を形成する。ワード線１２はフィー
ルド絶縁膜１１に対して直角な方向に形成され、かつ一
行の浮遊ゲート１３を１本のワード線１２によって覆う
ように形成する。ワード線は多結晶シリコンの代わりに
金属で形成してもよい。図１０（ｇ）及び図１１（ｇ）
に示すように、前記ワード線１２をマスクとして、露出
した活性領域のＰ型半導体基板１０にＮ型不純物イオン
を高濃度で注入して電荷入出力端として使用する高濃度
Ｎ型不純物領域１４を形成する。
【００３３】図１０（ｈ）及び図１１（ｈ）に示すよう
に、前記ワード線１２を有する基板の全面に層間絶縁膜
１８を堆積し、前記高濃度Ｎ型不純物領域１４が露出さ
れるように前記トンネル誘電体膜１６、強誘電体膜１
７、及び層間絶縁膜１８を選択的に除去してコンタクト
ホールを形成する。図１０（ｉ）及び図１１（ｉ）に示
すように、層間絶縁膜１８上に多結晶シリコンを堆積
し、フォトリソグラフィ及びエッチング工程で多結晶シ
リコンを選択的に除去して、前記高濃度Ｎ型不純物領域
１４に電気的に連結されるようにビット線１５を形成す
る。ビット線１５を金属で形成してもよい。
に、前記ワード線１２を有する基板の全面に層間絶縁膜
１８を堆積し、前記高濃度Ｎ型不純物領域１４が露出さ
れるように前記トンネル誘電体膜１６、強誘電体膜１
７、及び層間絶縁膜１８を選択的に除去してコンタクト
ホールを形成する。図１０（ｉ）及び図１１（ｉ）に示
すように、層間絶縁膜１８上に多結晶シリコンを堆積
し、フォトリソグラフィ及びエッチング工程で多結晶シ
リコンを選択的に除去して、前記高濃度Ｎ型不純物領域
１４に電気的に連結されるようにビット線１５を形成す
る。ビット線１５を金属で形成してもよい。
【００３４】このようにして本発明の第１実施形態によ
る半導体メモリ装置を製造することができる。しかし、
図１０（ｈ）及び図１１（ｈ）に示すように、ビット線
コンタクトホールを形成するためにはマスキング工程を
必要とするが、マスキング工程無しにも本発明の第１実
施形態の半導体メモリ装置を製造することができる。そ
の際、図１０（ｅ）及び図１１（ｅ）に示すように浮遊
ゲート１３を含んだ基板の全面に強誘電体膜１７を形成
する工程までは同一である。その後、図１２（ａ）に示
すように、前記強誘電体膜１７の全面に多結晶シリコン
１２ａ、キャップ絶縁膜（酸化膜）２３を順次堆積す
る。図１２（ｂ）に示すように、パターンマスクを用い
たフォトリソグラフィ及びエッチング工程で前記キャッ
プ絶縁膜２３、多結晶シリコン１２ａ、強誘電体膜１
７、及びトンネル誘電体膜１６を選択的に除去してワー
ド線１２を形成する。このとき使用したパターンマスク
は前記図１０（ｆ）及び図１１（ｆ）でワード線１２を
パターニングするときに使用したマスクである。
る半導体メモリ装置を製造することができる。しかし、
図１０（ｈ）及び図１１（ｈ）に示すように、ビット線
コンタクトホールを形成するためにはマスキング工程を
必要とするが、マスキング工程無しにも本発明の第１実
施形態の半導体メモリ装置を製造することができる。そ
の際、図１０（ｅ）及び図１１（ｅ）に示すように浮遊
ゲート１３を含んだ基板の全面に強誘電体膜１７を形成
する工程までは同一である。その後、図１２（ａ）に示
すように、前記強誘電体膜１７の全面に多結晶シリコン
１２ａ、キャップ絶縁膜（酸化膜）２３を順次堆積す
る。図１２（ｂ）に示すように、パターンマスクを用い
たフォトリソグラフィ及びエッチング工程で前記キャッ
プ絶縁膜２３、多結晶シリコン１２ａ、強誘電体膜１
７、及びトンネル誘電体膜１６を選択的に除去してワー
ド線１２を形成する。このとき使用したパターンマスク
は前記図１０（ｆ）及び図１１（ｆ）でワード線１２を
パターニングするときに使用したマスクである。
【００３５】図１２（ｃ）に示すように、前記ワード線
１２をマスクとして、露出した活性領域のＰ型半導体基
板１０にＮ型不純物イオンを高濃度で注入して、高濃度
Ｎ型不純物領域１４を形成する。図１２（ｄ）に示すよ
うに、前記ワード線１２及びキャップ絶縁膜２３を含ん
だ基板の全面に絶縁膜を堆積し、エッチバックしてワー
ド線１２の側面に絶縁膜側壁２４を形成する。このよう
に、ワード線１２の側面に絶縁膜側壁２４を形成するの
で、自動的に前記高濃度Ｎ型不純物領域１４にはコンタ
クトホールが形成される。図１２（ｅ）に示すように、
キャップ絶縁膜２３及び絶縁膜側壁２４を含んだ基板の
全面に多結晶シリコンを堆積し、フォトリソグラフィ及
びエッチング工程で多結晶シリコンを選択的に除去し
て、前記高濃度Ｎ型不純物領域１４に電気的に連結され
るようにビット線１５を形成する。このようにして、ビ
ット線コンタクトホール工程を施せず、本発明の第１実
施形態の半導体メモリ装置を製造することができる。
１２をマスクとして、露出した活性領域のＰ型半導体基
板１０にＮ型不純物イオンを高濃度で注入して、高濃度
Ｎ型不純物領域１４を形成する。図１２（ｄ）に示すよ
うに、前記ワード線１２及びキャップ絶縁膜２３を含ん
だ基板の全面に絶縁膜を堆積し、エッチバックしてワー
ド線１２の側面に絶縁膜側壁２４を形成する。このよう
に、ワード線１２の側面に絶縁膜側壁２４を形成するの
で、自動的に前記高濃度Ｎ型不純物領域１４にはコンタ
クトホールが形成される。図１２（ｅ）に示すように、
キャップ絶縁膜２３及び絶縁膜側壁２４を含んだ基板の
全面に多結晶シリコンを堆積し、フォトリソグラフィ及
びエッチング工程で多結晶シリコンを選択的に除去し
て、前記高濃度Ｎ型不純物領域１４に電気的に連結され
るようにビット線１５を形成する。このようにして、ビ
ット線コンタクトホール工程を施せず、本発明の第１実
施形態の半導体メモリ装置を製造することができる。
【００３６】以下、本発明の第２実施形態による半導体
メモリ装置及びその製造方法を説明する。まず、本発明
の第２実施形態による半導体メモリ装置の単位セルは、
図１３に示すように、スタックトゲートＭＯＳキャパシ
タの一側のみに電荷入出力端を形成したものである。図
１４は本発明の第２実施形態による半導体メモリ装置の
レイアウト図であり、図１５は図１４のＡ−Ａ’線にお
ける本発明の第２実施形態による半導体メモリ装置の構
造断面図であり、図１６は図１４のＢ−Ｂ’線における
本発明の第２実施形態による半導体メモリ装置の構造断
面図である。
メモリ装置及びその製造方法を説明する。まず、本発明
の第２実施形態による半導体メモリ装置の単位セルは、
図１３に示すように、スタックトゲートＭＯＳキャパシ
タの一側のみに電荷入出力端を形成したものである。図
１４は本発明の第２実施形態による半導体メモリ装置の
レイアウト図であり、図１５は図１４のＡ−Ａ’線にお
ける本発明の第２実施形態による半導体メモリ装置の構
造断面図であり、図１６は図１４のＢ−Ｂ’線における
本発明の第２実施形態による半導体メモリ装置の構造断
面図である。
【００３７】本発明の第２実施形態による半導体メモリ
装置の回路的構成を図１３に示す。図示のように、スタ
ックトゲートＭＯＳキャパシタの一側のみに電荷入出力
端を形成してビット線に接続するようにした点以外前述
の例と格別の差異はない。ただ、スタックトゲートＭＯ
Ｓキャパシタは、浮遊ゲートの両側にそれぞれ不純物領
域を形成してもよい、その場合、一つの不純物領域のみ
を電荷入出力端として用いてビット線Ｂ／Ｌに連結し、
もう一つはフローティングさせる。
装置の回路的構成を図１３に示す。図示のように、スタ
ックトゲートＭＯＳキャパシタの一側のみに電荷入出力
端を形成してビット線に接続するようにした点以外前述
の例と格別の差異はない。ただ、スタックトゲートＭＯ
Ｓキャパシタは、浮遊ゲートの両側にそれぞれ不純物領
域を形成してもよい、その場合、一つの不純物領域のみ
を電荷入出力端として用いてビット線Ｂ／Ｌに連結し、
もう一つはフローティングさせる。
【００３８】このような回路的構成を有する本発明の第
２実施形態による半導体メモリ装置の構造を以下に示
す。左記の例と同じ部材は同じ符号で示してある。ま
ず、本発明の第２実施形態による半導体メモリ装置のレ
イアウトは図１４に示すように、半導体基板のフィール
ド領域にフィールド絶縁膜１１が形成され、前記フィー
ルド絶縁膜１１に直角方向に一定間隔で複数個のワード
線１２が形成されている。このワード線に沿って一定間
隔で複数個の浮遊ゲート１３が形成されている。この浮
遊ゲート１３は当然活性領域の部分に形成される。この
実施形態の場合高濃度不純物領域１４は、領域１４の間
に２本のワード線１２を置くように配置されている。こ
れらの高濃度不純物領域１４、浮遊ゲート１３を貫くよ
うに、ワード線と直角方向に複数のビット線１５が形成
されている。不純物領域１４が、本発明の第１実施形態
のように、各ワード線の間に形成させた場合、一つおき
にビット線に連結すればよい。
２実施形態による半導体メモリ装置の構造を以下に示
す。左記の例と同じ部材は同じ符号で示してある。ま
ず、本発明の第２実施形態による半導体メモリ装置のレ
イアウトは図１４に示すように、半導体基板のフィール
ド領域にフィールド絶縁膜１１が形成され、前記フィー
ルド絶縁膜１１に直角方向に一定間隔で複数個のワード
線１２が形成されている。このワード線に沿って一定間
隔で複数個の浮遊ゲート１３が形成されている。この浮
遊ゲート１３は当然活性領域の部分に形成される。この
実施形態の場合高濃度不純物領域１４は、領域１４の間
に２本のワード線１２を置くように配置されている。こ
れらの高濃度不純物領域１４、浮遊ゲート１３を貫くよ
うに、ワード線と直角方向に複数のビット線１５が形成
されている。不純物領域１４が、本発明の第１実施形態
のように、各ワード線の間に形成させた場合、一つおき
にビット線に連結すればよい。
【００３９】次に断面構造を示す。つまり、ワード線１
２方向の断面は図１５に示すように、Ｐ型半導体基板１
０に一定間隔を置いて複数個の活性領域が形成されるよ
うに、一定間隔でフィールド絶縁膜（酸化膜）１１を形
成して、フィールド領域と活性領域を区画する。Ｐ型半
導体基板１０上にトンネル誘電体膜１６が形成され、そ
の上の活性領域の部分に浮遊ゲート１３が形成されてい
る。浮遊ゲート１３上に強誘電体膜１７が形成され、そ
の上にワード線１２が形成され、その上に層間絶縁膜１
８が形成され、最後にその上にワード線１２に対して直
角方向にビット線１５が形成される。
２方向の断面は図１５に示すように、Ｐ型半導体基板１
０に一定間隔を置いて複数個の活性領域が形成されるよ
うに、一定間隔でフィールド絶縁膜（酸化膜）１１を形
成して、フィールド領域と活性領域を区画する。Ｐ型半
導体基板１０上にトンネル誘電体膜１６が形成され、そ
の上の活性領域の部分に浮遊ゲート１３が形成されてい
る。浮遊ゲート１３上に強誘電体膜１７が形成され、そ
の上にワード線１２が形成され、その上に層間絶縁膜１
８が形成され、最後にその上にワード線１２に対して直
角方向にビット線１５が形成される。
【００４０】一方、ビット線方向の断面は図１６に示す
ように、Ｐ型半導体基板１０上にトンネル誘電体膜１６
が形成され、その上に浮遊ゲート１３、強誘電体膜１７
が形成される。その上にワード線１２が形成されるが、
ワード線１２は前記浮遊ゲート１３を覆うように形成さ
れ、ワード線１２と浮遊ゲート１３との間の静電容量を
大きくしている。２本のワード線１２を一対にして、そ
の間に高濃度Ｎ型不純物領域１４が形成されている。そ
の上に層間絶縁膜１８が形成され、前記層間絶縁膜１８
上にはビット線１５が形成される。前記高濃度Ｎ型不純
物領域１４の部分にはコンタクトホールが形成され、高
濃度Ｎ型不純物領域１４がビット線１５に連結される。
ように、Ｐ型半導体基板１０上にトンネル誘電体膜１６
が形成され、その上に浮遊ゲート１３、強誘電体膜１７
が形成される。その上にワード線１２が形成されるが、
ワード線１２は前記浮遊ゲート１３を覆うように形成さ
れ、ワード線１２と浮遊ゲート１３との間の静電容量を
大きくしている。２本のワード線１２を一対にして、そ
の間に高濃度Ｎ型不純物領域１４が形成されている。そ
の上に層間絶縁膜１８が形成され、前記層間絶縁膜１８
上にはビット線１５が形成される。前記高濃度Ｎ型不純
物領域１４の部分にはコンタクトホールが形成され、高
濃度Ｎ型不純物領域１４がビット線１５に連結される。
【００４１】本発明の第２実施形態による半導体メモリ
装置の製造方法を次に示す。図１７は図１４のＡ−Ａ’
線の工程断面図であり、図１８は図１４のＢ−Ｂ’線の
第２実施形態による半導体メモリ装置の工程断面図であ
る。まず、図１７（ａ）及び図１８（ａ）に示すよう
に、Ｐ型半導体基板１０上にバッファ酸化膜１９、窒化
膜２０、及び感光膜２１を順次堆積し、フォトリソグラ
フィでフィールド領域と活性領域を区画して、活性領域
のみに感光膜２１パターンが形成されるようにする。
装置の製造方法を次に示す。図１７は図１４のＡ−Ａ’
線の工程断面図であり、図１８は図１４のＢ−Ｂ’線の
第２実施形態による半導体メモリ装置の工程断面図であ
る。まず、図１７（ａ）及び図１８（ａ）に示すよう
に、Ｐ型半導体基板１０上にバッファ酸化膜１９、窒化
膜２０、及び感光膜２１を順次堆積し、フォトリソグラ
フィでフィールド領域と活性領域を区画して、活性領域
のみに感光膜２１パターンが形成されるようにする。
【００４２】図１７（ｂ）及び図１８（ｂ）に示すよう
に、前記感光膜２１パターンをマスクとして前記窒化膜
２０を選択的に除去し、酸素雰囲気で熱処理してフィー
ルド領域にフィールド絶縁膜（フィールド酸化膜）１１
を形成する。そして、感光膜２１、窒化膜２０、及びバ
ッファ酸化膜１９を除去する。図１７（ｃ）及び図１８
（ｃ）に示すように、フィールド絶縁膜１１が形成され
たＰ型半導体基板１０の全面にトンネル誘電体膜１６を
形成する。この際、前記トンネル誘電体膜１６の厚さは
７０〜１５０Å程度にする。
に、前記感光膜２１パターンをマスクとして前記窒化膜
２０を選択的に除去し、酸素雰囲気で熱処理してフィー
ルド領域にフィールド絶縁膜（フィールド酸化膜）１１
を形成する。そして、感光膜２１、窒化膜２０、及びバ
ッファ酸化膜１９を除去する。図１７（ｃ）及び図１８
（ｃ）に示すように、フィールド絶縁膜１１が形成され
たＰ型半導体基板１０の全面にトンネル誘電体膜１６を
形成する。この際、前記トンネル誘電体膜１６の厚さは
７０〜１５０Å程度にする。
【００４３】図１７（ｄ）及び図１８（ｄ）に示すよう
に、前記トンネル誘電体膜１６上に多結晶シリコンを堆
積し、フォトリソグラフィ及びエッチング工程で前記活
性領域のトンネル誘電体膜１６上に浮遊ゲート１３を形
成する。浮遊ゲート１３は金属で形成してもよい。図１
７（ｅ）及び図１８（ｅ）に示すように、前記浮遊ゲー
ト１３を含んだ基板の全面に強誘電体膜１７を堆積す
る。強誘電体膜１７としては酸化膜、酸化膜／窒化膜の
積層された構造、酸化膜／窒化膜／酸化膜の積層された
構造、及びＰＺＴのうちいずれか一つで形成する。図１
７（ｆ）及び図１８（ｆ）に示すように、前記強誘電体
膜１７の全面に多結晶シリコンを堆積し、フォトリソグ
ラフィ及びエッチング工程で前記多結晶シリコンを選択
的に除去して、前記浮遊ゲート１３の上側にワード線１
２を形成する。ワード線は多結晶シリコンの代わりに金
属で形成してもよい。
に、前記トンネル誘電体膜１６上に多結晶シリコンを堆
積し、フォトリソグラフィ及びエッチング工程で前記活
性領域のトンネル誘電体膜１６上に浮遊ゲート１３を形
成する。浮遊ゲート１３は金属で形成してもよい。図１
７（ｅ）及び図１８（ｅ）に示すように、前記浮遊ゲー
ト１３を含んだ基板の全面に強誘電体膜１７を堆積す
る。強誘電体膜１７としては酸化膜、酸化膜／窒化膜の
積層された構造、酸化膜／窒化膜／酸化膜の積層された
構造、及びＰＺＴのうちいずれか一つで形成する。図１
７（ｆ）及び図１８（ｆ）に示すように、前記強誘電体
膜１７の全面に多結晶シリコンを堆積し、フォトリソグ
ラフィ及びエッチング工程で前記多結晶シリコンを選択
的に除去して、前記浮遊ゲート１３の上側にワード線１
２を形成する。ワード線は多結晶シリコンの代わりに金
属で形成してもよい。
【００４４】図１７（ｇ）及び図１８（ｇ）に示すよう
に、感光膜２２を堆積し、露光及び現像工程で感光膜２
２パターンを形成する。感光膜２２パターンはワード線
１２の間の活性領域のうち、一つ置きの活性領域の上部
が露出されるようにする。この感光膜２２パターンをマ
スクとして、露出された活性領域のＰ型半導体基板１０
にＮ型不純物イオンを高濃度で注入して高濃度のＮ型不
純物領域１４を形成する。図１７（ｈ）及び図１８
（ｈ）に示すように、層間絶縁膜１８を堆積し、前記高
濃度Ｎ型不純物領域１４が露出されるように前記トンネ
リング酸化膜１６、強誘電体膜１７、及び層間絶縁膜１
８を選択的に除去してコンタクトホールを形成する。図
１７（ｉ）及び図１８（ｉ）に示すように、層間絶縁膜
１８上に多結晶シリコンを堆積し、フォトリソグラフィ
及びエッチング工程で多結晶シリコンを選択的に除去し
て、高濃度Ｎ型不純物領域１４に電気的に連結されるよ
うにビット線１５を形成する。ビット線１５を金属で形
成してもよい。
に、感光膜２２を堆積し、露光及び現像工程で感光膜２
２パターンを形成する。感光膜２２パターンはワード線
１２の間の活性領域のうち、一つ置きの活性領域の上部
が露出されるようにする。この感光膜２２パターンをマ
スクとして、露出された活性領域のＰ型半導体基板１０
にＮ型不純物イオンを高濃度で注入して高濃度のＮ型不
純物領域１４を形成する。図１７（ｈ）及び図１８
（ｈ）に示すように、層間絶縁膜１８を堆積し、前記高
濃度Ｎ型不純物領域１４が露出されるように前記トンネ
リング酸化膜１６、強誘電体膜１７、及び層間絶縁膜１
８を選択的に除去してコンタクトホールを形成する。図
１７（ｉ）及び図１８（ｉ）に示すように、層間絶縁膜
１８上に多結晶シリコンを堆積し、フォトリソグラフィ
及びエッチング工程で多結晶シリコンを選択的に除去し
て、高濃度Ｎ型不純物領域１４に電気的に連結されるよ
うにビット線１５を形成する。ビット線１５を金属で形
成してもよい。
【００４５】本発明の第２実施形態による半導体メモリ
装置の製造方法においても、不純物領域の形成時、図１
７（ｇ）及び図１８（ｇ）に示すようにフォトリソグラ
フィを使用せず、本発明による第１実施形態の図１０
（ｇ）及び図１１（ｇ）で説明したような方法で高濃度
Ｎ型不純物領域１４を各ワード線１２の間の活性領域に
形成してもよい。なお、図１２（ｂ）に示すように、ワ
ード線１２上にキャップ絶縁膜２３が形成されるように
した後、図１８（ｇ）に示すように、ワード線１２の間
の活性領域のうち一つおきの活性領域の上部が感光膜パ
ターンによってマスキングされるようにしてイオン注入
し、感光膜パターンのある状態で図１２（ｄ）のように
絶縁膜側壁２４を形成してもよい。
装置の製造方法においても、不純物領域の形成時、図１
７（ｇ）及び図１８（ｇ）に示すようにフォトリソグラ
フィを使用せず、本発明による第１実施形態の図１０
（ｇ）及び図１１（ｇ）で説明したような方法で高濃度
Ｎ型不純物領域１４を各ワード線１２の間の活性領域に
形成してもよい。なお、図１２（ｂ）に示すように、ワ
ード線１２上にキャップ絶縁膜２３が形成されるように
した後、図１８（ｇ）に示すように、ワード線１２の間
の活性領域のうち一つおきの活性領域の上部が感光膜パ
ターンによってマスキングされるようにしてイオン注入
し、感光膜パターンのある状態で図１２（ｄ）のように
絶縁膜側壁２４を形成してもよい。
【００４６】上述した本発明の半導体メモリ装置の動作
を以下に説明する。図１９は本発明の半導体メモリ装置
でデータ「０」を読み出すときのキャパシタ応答回路図
であり、図２０は本発明の半導体メモリ装置でデータ
「１」を読み出すときのキャパシタ応答回路図である。
まず、データをプログラムする動作から説明する。プロ
グラムしないセルが連結された列のビット線１５にはプ
ログラムを防止するために３〜５Ｖの電圧を印加し、プ
ログラムする列のビット線１５は接地させる。そして、
データ「０」を書き込もうとするセルのワード線１２に
は１２〜１５Ｖのパルスを印加し、データ「１」を書き
込もうとするセルのワード線１２は接地させる。データ
「０」を書き込むセルのビット線１５は接地されてお
り、且つワード線１２に１２〜１５Ｖのパルスが印加さ
れているので、ワード線としての制御ゲートＣ．Ｇと半
導体基板１０のチャンネルとの間に１２〜１５Ｖの電圧
が印加される。従って、ファウラー−ノルドハイムトン
ネルによって半導体基板の電荷がトンネル誘電体膜１６
を通過して浮遊ゲート１３に蓄積されてデータ「０」を
記録する。ビット線１５、ワード線１２とも接地されて
いるセルでは、ワード線としての制御ゲートＣ．Ｇと半
導体基板１０のチャンネルとの間に電圧が印加されない
ので、半導体基板の電荷が浮遊ゲート１３に蓄積され
ず、データ「１」を記録する。
を以下に説明する。図１９は本発明の半導体メモリ装置
でデータ「０」を読み出すときのキャパシタ応答回路図
であり、図２０は本発明の半導体メモリ装置でデータ
「１」を読み出すときのキャパシタ応答回路図である。
まず、データをプログラムする動作から説明する。プロ
グラムしないセルが連結された列のビット線１５にはプ
ログラムを防止するために３〜５Ｖの電圧を印加し、プ
ログラムする列のビット線１５は接地させる。そして、
データ「０」を書き込もうとするセルのワード線１２に
は１２〜１５Ｖのパルスを印加し、データ「１」を書き
込もうとするセルのワード線１２は接地させる。データ
「０」を書き込むセルのビット線１５は接地されてお
り、且つワード線１２に１２〜１５Ｖのパルスが印加さ
れているので、ワード線としての制御ゲートＣ．Ｇと半
導体基板１０のチャンネルとの間に１２〜１５Ｖの電圧
が印加される。従って、ファウラー−ノルドハイムトン
ネルによって半導体基板の電荷がトンネル誘電体膜１６
を通過して浮遊ゲート１３に蓄積されてデータ「０」を
記録する。ビット線１５、ワード線１２とも接地されて
いるセルでは、ワード線としての制御ゲートＣ．Ｇと半
導体基板１０のチャンネルとの間に電圧が印加されない
ので、半導体基板の電荷が浮遊ゲート１３に蓄積され
ず、データ「１」を記録する。
【００４７】プログラムを防止するために、３〜５Ｖの
電圧が印加されたビット線１５に接続されたセルはたと
えワード線１２に１２〜１５Ｖのパルスが印加されたと
してもチャンネル領域が反転され、ビット線１５に電圧
３〜５Ｖが加えられているので、半導体基板１０から浮
遊ゲート１３にトンネリングされるほどの充分な電圧が
ワード線１２と基板のチャンネルとの間に加えられな
い。従って、浮遊ゲート１３に電荷が注入されない。こ
のように一列に連結されたセルのプログラムが終わる
と、上述した方式で次の列に連結されたセルを順次プロ
グラムする。
電圧が印加されたビット線１５に接続されたセルはたと
えワード線１２に１２〜１５Ｖのパルスが印加されたと
してもチャンネル領域が反転され、ビット線１５に電圧
３〜５Ｖが加えられているので、半導体基板１０から浮
遊ゲート１３にトンネリングされるほどの充分な電圧が
ワード線１２と基板のチャンネルとの間に加えられな
い。従って、浮遊ゲート１３に電荷が注入されない。こ
のように一列に連結されたセルのプログラムが終わる
と、上述した方式で次の列に連結されたセルを順次プロ
グラムする。
【００４８】他の方法でもプログラムすることができ
る。データ「０」を書き込もうとするセルのビット線Ｂ
／Ｌには３〜５Ｖのパルスを印加し、データ「１」を書
き込もうとするセルのビット線Ｂ／Ｌは接地した後、プ
ログラムしないセルが連結された行のワード線Ｗ／Ｌは
プログラムを防止するために接地し、プログラムする行
のワード線Ｗ／Ｌのみに１２Ｖの電圧を印加すると、前
記のような方法でプログラムされる。従って、ビット線
１５に３〜５Ｖの電圧が印加され、ワード線１２に１２
Ｖの電圧が印加されたセルの浮遊ゲート１３にはトンネ
リングによって電荷が充電され、残りは充電されない。
る。データ「０」を書き込もうとするセルのビット線Ｂ
／Ｌには３〜５Ｖのパルスを印加し、データ「１」を書
き込もうとするセルのビット線Ｂ／Ｌは接地した後、プ
ログラムしないセルが連結された行のワード線Ｗ／Ｌは
プログラムを防止するために接地し、プログラムする行
のワード線Ｗ／Ｌのみに１２Ｖの電圧を印加すると、前
記のような方法でプログラムされる。従って、ビット線
１５に３〜５Ｖの電圧が印加され、ワード線１２に１２
Ｖの電圧が印加されたセルの浮遊ゲート１３にはトンネ
リングによって電荷が充電され、残りは充電されない。
【００４９】一方、データ消去時には全てのワード線１
２を接地し、基板には１２〜１５Ｖの電圧を印加する。
そうすると、浮遊ゲート１３に蓄積されていた電荷がト
ンネリングによって浮遊ゲート１３からトンネル誘電体
膜１６を通過して基板側に放出される。
２を接地し、基板には１２〜１５Ｖの電圧を印加する。
そうすると、浮遊ゲート１３に蓄積されていた電荷がト
ンネリングによって浮遊ゲート１３からトンネル誘電体
膜１６を通過して基板側に放出される。
【００５０】次に、読み出し動作を説明する。読み出し
時は一つのワード線１２に連結された全てのセルを同時
に読み出したり、いくつかのセルを選択して読み出すこ
とも可能である。まず、読み出そうとするセルが連結さ
れたビット線１５を一定の電圧でプリチャージさせ（例
えば０Ｖ）、読み出すセルが連結されたワード線１２に
は一定の電圧（例えば５Ｖ）を印加し、読み出すセルが
連結されたワード線１２を除いた全てのワード線１２は
接地させる。そうすれば、各セルにデータ「０」もしく
はデータ「１」がプログラムされていた否かによってそ
れぞれセルに連結されたビット線１５の電圧が異なる。
このような電圧差をセンスアンプを介して検出すること
により読み出しが行われる。
時は一つのワード線１２に連結された全てのセルを同時
に読み出したり、いくつかのセルを選択して読み出すこ
とも可能である。まず、読み出そうとするセルが連結さ
れたビット線１５を一定の電圧でプリチャージさせ（例
えば０Ｖ）、読み出すセルが連結されたワード線１２に
は一定の電圧（例えば５Ｖ）を印加し、読み出すセルが
連結されたワード線１２を除いた全てのワード線１２は
接地させる。そうすれば、各セルにデータ「０」もしく
はデータ「１」がプログラムされていた否かによってそ
れぞれセルに連結されたビット線１５の電圧が異なる。
このような電圧差をセンスアンプを介して検出すること
により読み出しが行われる。
【００５１】ここで、一つのセルにデータ「０」が書き
込まれた場合とデータ「１」が書き込まれた場合、読み
出し時そのセルに連結されたビット線の電圧がどのよう
に異なって表れるかを計算すると、次の通りである。第
１、セルにデータ「０」が書き込まれた場合には、浮遊
ゲート１３に一定量の電荷、即ち（−）電荷が上述した
ように蓄積されている。このような場合には一般的なス
タックドゲートフラッシュＥＥＰＲＯＭの場合から分か
るように、浮遊ゲートの（−）電荷蓄積によってワード
線１２としての制御ゲートで測定した時、しきい値電圧
が普通７Ｖ以上に増加している。従って、ワード線１２
に５Ｖの電圧パルスが印加されても、このセルのチャン
ネル領域には反転層が形成されておらず、しかも図５
（Ａ）に示すようにビット線１５からそのセルのチャン
ネル領域への電荷移動がない。そして、このセルのビッ
ト線１５に連結された他のセルのワード線は接地されて
いるので、その他のセルがデータ「０」でプログラムさ
れているか、或いはデータ「１」でプログラムされてい
るかにかかわらず、全てオフされている。従って、セル
に連結されたビット線Ｂ／Ｌから見たキャパシタ応答回
路は、図１９に示すようになる。
込まれた場合とデータ「１」が書き込まれた場合、読み
出し時そのセルに連結されたビット線の電圧がどのよう
に異なって表れるかを計算すると、次の通りである。第
１、セルにデータ「０」が書き込まれた場合には、浮遊
ゲート１３に一定量の電荷、即ち（−）電荷が上述した
ように蓄積されている。このような場合には一般的なス
タックドゲートフラッシュＥＥＰＲＯＭの場合から分か
るように、浮遊ゲートの（−）電荷蓄積によってワード
線１２としての制御ゲートで測定した時、しきい値電圧
が普通７Ｖ以上に増加している。従って、ワード線１２
に５Ｖの電圧パルスが印加されても、このセルのチャン
ネル領域には反転層が形成されておらず、しかも図５
（Ａ）に示すようにビット線１５からそのセルのチャン
ネル領域への電荷移動がない。そして、このセルのビッ
ト線１５に連結された他のセルのワード線は接地されて
いるので、その他のセルがデータ「０」でプログラムさ
れているか、或いはデータ「１」でプログラムされてい
るかにかかわらず、全てオフされている。従って、セル
に連結されたビット線Ｂ／Ｌから見たキャパシタ応答回
路は、図１９に示すようになる。
【００５２】図１９において、容量結合によってデータ
「０」が記録されたセルからビット線Ｂ／Ｌを通じてセ
ンスアンプへ出力される、電圧ＶBL("0")は大略的に次
の式（１）で表れる。
「０」が記録されたセルからビット線Ｂ／Ｌを通じてセ
ンスアンプへ出力される、電圧ＶBL("0")は大略的に次
の式（１）で表れる。
【数１】 ここで、Ｃｌはワード線１２と不純物領域１４がオーバ
ーラップして発生したキャパシタであり、Ｃ２はワード
線１２と浮遊ゲート１３との間のキャパシタであり、Ｃ
３は浮遊ゲート１３と半導体基板１０との間のキャパシ
タであり、Ｍは一つのビット線（Ｂ／Ｌ）に連結される
セルの数であり、ＣBLは一つのビット線と接続された全
ての不純物領域と半導体基板との接合キャパシタであ
る。
ーラップして発生したキャパシタであり、Ｃ２はワード
線１２と浮遊ゲート１３との間のキャパシタであり、Ｃ
３は浮遊ゲート１３と半導体基板１０との間のキャパシ
タであり、Ｍは一つのビット線（Ｂ／Ｌ）に連結される
セルの数であり、ＣBLは一つのビット線と接続された全
ての不純物領域と半導体基板との接合キャパシタであ
る。
【００５３】第２、セルにデータ「１」が書き込まれて
いる場合には、浮遊ゲート１３に電荷が蓄積されていな
い状態なので、ワード線１２で測定した時のしきい値電
圧は約１〜２Ｖに低くなっている。従って、ワード線１
２に５Ｖの電圧パルスが印加されると、そのセルに該当
する基板のチャンネルには強い反転層が形成されるの
で、図５（Ｂ）に示すようにビット線１５の電圧がその
まま前記セルのチャンネル領域に印加される。この場
合、ビット線におけるキャパシタ応答回路を示すと、ほ
ぼ図２０と同様であり、そのセルによってビット線を通
じてセンスアンプへ出力される電圧ＶBL("1")は次の式
（２）で表れる。
いる場合には、浮遊ゲート１３に電荷が蓄積されていな
い状態なので、ワード線１２で測定した時のしきい値電
圧は約１〜２Ｖに低くなっている。従って、ワード線１
２に５Ｖの電圧パルスが印加されると、そのセルに該当
する基板のチャンネルには強い反転層が形成されるの
で、図５（Ｂ）に示すようにビット線１５の電圧がその
まま前記セルのチャンネル領域に印加される。この場
合、ビット線におけるキャパシタ応答回路を示すと、ほ
ぼ図２０と同様であり、そのセルによってビット線を通
じてセンスアンプへ出力される電圧ＶBL("1")は次の式
（２）で表れる。
【００５４】
【数２】 ここで
【数３】 である。従って、上記式（１）（２）からセンスアンプ
によってデータ「０」とデータ「１」を区分するための
電圧（△ＶBL）は次のようになる。
によってデータ「０」とデータ「１」を区分するための
電圧（△ＶBL）は次のようになる。
【数４】 前記式（３）で
【数５】 であり、セルの数（Ｍ）が１０００個であると仮定し、
ＣBLは無視すると、
ＣBLは無視すると、
【数６】 となる。結果的に、データ「０」が記録された時の電圧
とデータ「１」が記録された時の電圧との差は前記式
（４）に示す通りであり、一般的なセンスアンプでデー
タ「１」もしくはデータ「０」を読み出すとき、約２０
ｍＶ程度の電圧差があれば読み出し可能なので、本発明
でも充分読み出すことができる。
とデータ「１」が記録された時の電圧との差は前記式
（４）に示す通りであり、一般的なセンスアンプでデー
タ「１」もしくはデータ「０」を読み出すとき、約２０
ｍＶ程度の電圧差があれば読み出し可能なので、本発明
でも充分読み出すことができる。
【００５５】
【発明の効果】以上説明した本発明の半導体メモリ装置
では次のような効果がある。第１に、セルに格納された
データを消去するとき制御ゲートを接地し、基板に１２
〜１５Ｖの電圧パルスを印加して、浮遊ゲートに格納さ
れていた電荷がトンネリングによって浮遊ゲートから基
板へ放出されるようにしたので、消去時に基板でホット
ホールが殆ど発生しない。従って、過消去の問題が解決
される。第２に、従来の「ＥＴＯＸ」フラッシュＥＥＰ
ＲＯＭの場合にはホットホールを防止するためにソース
接合を深く形成するので単位セルの面積が大幅に増加し
たが、本発明では接合を深く形成しないで単位セル当た
りビット線に接続される不純物領域を一つだけ形成して
もよいので、単位セルの面積を減少させることができ、
さらに集積度を向上させることもできる。
では次のような効果がある。第１に、セルに格納された
データを消去するとき制御ゲートを接地し、基板に１２
〜１５Ｖの電圧パルスを印加して、浮遊ゲートに格納さ
れていた電荷がトンネリングによって浮遊ゲートから基
板へ放出されるようにしたので、消去時に基板でホット
ホールが殆ど発生しない。従って、過消去の問題が解決
される。第２に、従来の「ＥＴＯＸ」フラッシュＥＥＰ
ＲＯＭの場合にはホットホールを防止するためにソース
接合を深く形成するので単位セルの面積が大幅に増加し
たが、本発明では接合を深く形成しないで単位セル当た
りビット線に接続される不純物領域を一つだけ形成して
もよいので、単位セルの面積を減少させることができ、
さらに集積度を向上させることもできる。
【００５６】第３に、従来の「ＥＴＯＸ」フラッシュＥ
ＥＰＲＯＭの場合はプログラム時ビット線に加えられる
電圧が一般的に６〜８Ｖであるが、本発明はプログラム
時ビット線に加えられる電圧が最大５Ｖ以下であるの
で、プログラム時に発生する浮遊ゲートに格納された電
荷の損失を防止することができる。第４、従来の「ＥＴ
ＯＸ」フラッシュＥＥＰＲＯＭの場合にはチャンネルホ
ットエレクトロン注入によってプログラムを行っている
ので、プログラム時に約１０μＡ程度の電流がそのプロ
グラムするセルに流れる。従って、電力消費が多かっ
た。しかし、本発明はプログラムをトンネリングによっ
て行うので、プログラム時に数ｐＡ単位の電流が流れる
だけである。従って、電力消費が少ない。第５に、本発
明は単位セル構造がスタックトゲートＭＯＳキャパシタ
で構成されるので、電荷を伝送するチャンネルが不要で
ある。よって、ソースとドレインとの間のパンチスルー
発生のおそれは無い。従って、不純物領域のドーピング
濃度をＭＯＳＦＥＴの場合より一層低くすることがで
き、さらに各セル当たり接合キャパシタンスを大幅減少
させることができる。
ＥＰＲＯＭの場合はプログラム時ビット線に加えられる
電圧が一般的に６〜８Ｖであるが、本発明はプログラム
時ビット線に加えられる電圧が最大５Ｖ以下であるの
で、プログラム時に発生する浮遊ゲートに格納された電
荷の損失を防止することができる。第４、従来の「ＥＴ
ＯＸ」フラッシュＥＥＰＲＯＭの場合にはチャンネルホ
ットエレクトロン注入によってプログラムを行っている
ので、プログラム時に約１０μＡ程度の電流がそのプロ
グラムするセルに流れる。従って、電力消費が多かっ
た。しかし、本発明はプログラムをトンネリングによっ
て行うので、プログラム時に数ｐＡ単位の電流が流れる
だけである。従って、電力消費が少ない。第５に、本発
明は単位セル構造がスタックトゲートＭＯＳキャパシタ
で構成されるので、電荷を伝送するチャンネルが不要で
ある。よって、ソースとドレインとの間のパンチスルー
発生のおそれは無い。従って、不純物領域のドーピング
濃度をＭＯＳＦＥＴの場合より一層低くすることがで
き、さらに各セル当たり接合キャパシタンスを大幅減少
させることができる。
【図１】 従来技術によるＥＥＰＲＯＭの単位セル回路
的構成図である。
的構成図である。
【図２】 従来技術によるＥＥＰＲＯＭの単位セル構造
断面図である。
断面図である。
【図３】 従来技術のＥＥＰＲＯＭでデータを記録する
ときの動作説明図である。
ときの動作説明図である。
【図４】 従来技術のＥＥＰＲＯＭでデータを消去する
ときの動作説明図である。
ときの動作説明図である。
【図５】 本発明の動作原理を説明するための単位セル
断面構造図である。
断面構造図である。
【図６】 本発明の第１実施形態による半導体メモリ装
置の回路的構成図である。
置の回路的構成図である。
【図７】 本発明の第１実施形態による半導体メモリ装
置のレイアウト図である。
置のレイアウト図である。
【図８】 図７のＡ−Ａ’線における本発明の第１実施
形態による半導体メモリ装置の構造断面図である。
形態による半導体メモリ装置の構造断面図である。
【図９】 図７のＢ−Ｂ’線における本発明の第１実施
形態による半導体メモリ装置の構造断面図である。
形態による半導体メモリ装置の構造断面図である。
【図１０】 図７のＡ−Ａ’線における本発明の第１実
施形態による半導体メモリ装置の工程断面図である。
施形態による半導体メモリ装置の工程断面図である。
【図１１】 図７のＢ−Ｂ’線における本発明の第１実
施形態による半導体メモリ装置の工程断面図である。
施形態による半導体メモリ装置の工程断面図である。
【図１２】 本発明の第１実施形態による半導体メモリ
装置の他の工程断面図である。
装置の他の工程断面図である。
【図１３】 本発明の第２実施形態による半導体メモリ
装置の回路的構成図である。
装置の回路的構成図である。
【図１４】 本発明の第２実施形態による半導体メモリ
装置のレイアウト図である。
装置のレイアウト図である。
【図１５】 図１４のＡ−Ａ’線における本発明の半導
体メモリ装置の構造断面図である。
体メモリ装置の構造断面図である。
【図１６】 図１４のＢ−Ｂ’線における本発明の半導
体メモリ装置の構造断面図である。
体メモリ装置の構造断面図である。
【図１７】 図１４のＡ−Ａ’線における本発明の半導
体メモリ装置の工程断面図である。
体メモリ装置の工程断面図である。
【図１８】 図１４のＢ−Ｂ’線における本発明の半導
体メモリ装置の工程断面図である。
体メモリ装置の工程断面図である。
【図１９】 本発明の半導体メモリ装置でデータ「０」
を読み出すときのキャパシタ応答回路図である。
を読み出すときのキャパシタ応答回路図である。
【図２０】 本発明の半導体メモリ装置でデータ「１」
を読み出すときのキャパシタ応答回路図である。
を読み出すときのキャパシタ応答回路図である。
１０ 半導体基板 １１ フィールド絶縁膜 １２ ワード線 １３ 浮遊ゲート １４ 不純物領域 １５ ビット線 １６ トンネル誘電体膜 １７ 強誘電体膜 １８ 層間絶縁膜 １９ 酸化膜 ２０ 窒化膜 ２１、２２ 感光膜 ２３ キャップ絶縁膜 ２４ 絶縁膜側壁
Claims (14)
- 【請求項１】 第１導電型半導体基板と、 前記半導体基板の上側に形成され、電荷を充電もしくは
放電する第１電極と、 前記第１電極の上側に形成され、第１電極の電荷の充放
電及びデータ読み出し／書き込みを制御する第２電極
と、 半導体基板の前記第１、第２電極の少なくとも一方の側
に形成され、電荷を供給する電荷入出力端とを有するこ
とを特徴とする半導体メモリ装置。 - 【請求項２】 電荷入出力端にはビット線が連結される
ことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 第１キャパシタの一方の電極として用い
られる第１導電型半導体基板と、 前記半導体基板の上側に形成され、前記第１キャパシタ
の他方の電極及び第２キャパシタの一方の電極として用
いられる第１電極と、 前記第１電極の上側に形成され、第２キャパシタの他方
の電極として用いられる第２電極と、 前記半導体基板の前記第１、第２電極の一方の側に形成
され、第１電極に充電される電荷を供給する電荷入出力
端とを有することを特徴とする半導体メモリ装置。 - 【請求項４】 前記第２電極と電荷入出力端がオーバー
ラップして、第３キャパシタが形成されることを特徴と
する請求項３記載の半導体メモリ装置。 - 【請求項５】 基板上に浮遊ゲートと制御ゲートが積層
され、基板の前記制御ゲートの一方の側には電荷入出力
端として用いられる不純物領域が形成されたスタックト
ゲートＭＯＳキャパシタの構造で単位セルが構成される
ことを特徴とする半導体メモリ装置。 - 【請求項６】 マトリックス状に配列される複数個のス
タックトゲートＭＯＳキャパシタと、 前記複数個のスタックトゲートＭＯＳキャパシタのう
ち、同一行のスタックトゲートＭＯＳキャパシタを同時
に制御できるようにした複数個のワード線と、 前記複数個のスタックトゲートＭＯＳキャパシタのう
ち、同一列のスタックトゲートＭＯＳキャパシタに対し
てデータを書き込み、読み出しする複数個のビット線
と、 前記各ビット線からデータを感知して出力する複数個の
センスアンプとを有することを特徴とする請求項５記載
の半導体メモリ装置。 - 【請求項７】 一定間隔を置いて一方向に複数個の活性
領域が形成されるようにフィールド絶縁膜が形成された
第１導電型半導体基板と、 前記各活性領域に対して直角な方向に前記半導体基板の
上側で一定の間隔を置いて形成される複数個のワード線
と、 前記各ワード線と半導体基板の前記活性領域との間に形
成される複数個の浮遊ゲートと、 前記各ワード線とワード線との間の活性領域に形成され
る電荷入出力端と、 前記活性領域の上側のワード線上に、前記ワード線に対
して直角な方向に形成される複数個のビット線とを有す
ることを特徴とする半導体メモリ装置。 - 【請求項８】 電荷入出力端は２個のワード線の間ごと
の活性領域に形成されることを特徴とする請求項７記載
の半導体メモリ装置。 - 【請求項９】 一定間隔を置いて一方向に複数個の活性
領域が形成されるようにフィールド絶縁膜が形成された
第１導電型半導体基板と、 前記各活性領域の半導体基板に一定間隔を置いて形成さ
れる複数個の電荷入出力端と、 前記各電荷入出力端領域にコンタクトホールを有し、前
記半導体基板の上側に形成されるトンネル誘電体膜と、 前記各電荷入出力端の間の活性領域の上側の前記トンネ
ル誘電体膜上にマトリックス状に形成される複数個の浮
遊ゲートと、 前記各電荷入出力端領域にコンタクトホールを有し、前
記浮遊ゲートを含んだ基板の全面に形成される強誘電体
膜と、 前記活性領域に対して直角な方向の前記浮遊ゲート上の
前記強誘電体膜上に一つずつ形成される複数個のワード
線と、 前記各電荷入出力端領域にコンタクトホールを有し、ワ
ード線を含んだ基板の全面に形成される層間絶縁膜と、 同一活性領域に形成された前記電荷入出力端を電気的に
連結するように、前記層間絶縁膜上に形成される複数個
のビット線とを有することを特徴とする半導体メモリ装
置。 - 【請求項１０】 半導体基板にトンネル誘電体膜を形成
する段階と、 前記トンネル誘電体膜上に浮遊ゲートを形成する段階
と、 前記浮遊ゲートを含んだ基板の全面に強誘電体膜を形成
する段階と、 前記浮遊ゲート上の強誘電体膜上に制御ゲートを形成す
る段階と、 前記制御ゲートの少なくとも一方の側に電荷入出力端を
形成する段階とを有することを特徴とする半導体メモリ
装置の製造方法。 - 【請求項１１】 第１導電型半導体基板に一定間隔を置
いて一方向に複数個の活性領域が形成されるようにフィ
ールド絶縁膜を形成する段階と、 前記半導体基板上にトンネル誘電体膜を形成する段階
と、 前記活性領域の上側のトンネル誘電体膜の上側に一定間
隔で複数個の浮遊ゲートを形成する段階と、 前記各浮遊ゲートを含んだ基板の全面に強誘電体膜を形
成する段階と、 前記活性領域に対して直角な方向の前記浮遊ゲートを一
つのワード線が制御するように、前記強誘電体膜上に複
数個のワード線を形成する段階と、 前記ワード線の間の活性領域に高濃度の第２導電型不純
物領域を形成する段階と、 前記ワード線を含んだ基板の全面に層間絶縁膜を堆積
し、前記高濃度第２導電型不純物領域が露出されるよう
にコンタクトホールを形成する段階と、 前記高濃度第２導電型不純物領域に電気的に連結される
ように、前記層間絶縁膜上に複数個のビット線を形成す
る段階とを有することを特徴とする半導体メモリ装置の
製造方法。 - 【請求項１２】 第１導電型半導体基板に一定間隔を置
いて一方向に複数個の活性領域が形成されるようにフィ
ールド絶縁膜を形成する段階と、 前記半導体基板上にトンネル誘電体膜を形成する段階
と、 前記活性領域の上側のトンネル誘電体膜１６上に一定間
隔で複数個の浮遊ゲートを形成する段階と、 前記各浮遊ゲートを含んだ基板の全面に強誘電体膜を形
成する段階と、 前記活性領域に対して直角な方向の前記浮遊ゲートを一
つのワード線が制御するように、前記強誘電体膜上にキ
ャップ絶縁膜が積層された複数個のワード線を形成する
段階と、 前記ワード線の間の活性領域に不純物領域を形成する段
階と、 前記ワード線をマスクとして前記強誘電体膜とトンネル
誘電体膜を選択的に除去する段階と、 前記不純物領域にコンタクトホールが形成されるよう
に、ワード線及びキャップ絶縁膜の側面に絶縁膜側壁を
形成する段階と、 前記不純物領域に電気的に連結されるように複数個のビ
ット線を形成する段階とを有することを特徴とする半導
体メモリ装置の製造方法。 - 【請求項１３】 第１導電型半導体基板に一定間隔を置
いて一方向に複数個の活性領域が形成されるようにフィ
ールド絶縁膜を形成する段階と、 前記半導体基板上にトンネル誘電体膜を形成する段階
と、 前記活性領域の上側のトンネル誘電体膜上に一定間隔で
複数個の浮遊ゲートを形成する段階と、 前記各浮遊ゲートを含んだ基板の全面に強誘電体膜を形
成する段階と、 前記活性領域に対して垂直な方向の前記浮遊ゲートを一
つのワード線が制御するように、前記強誘電体膜上に複
数個のワード線を形成する段階と、 複数個の前記ワード線とワード線との間のうち、一つお
きの前記ワード線とワード線との間にマスク層を形成す
る段階と、 前記ワード線とマスク層をマスクとして用いて活性領域
に高濃度第２導電型不純物領域を形成する段階と、 前記ワード線を含んだ基板の全面に層間絶縁膜を堆積
し、前記高濃度第２導電型不純物領域が露出されるよう
にコンタクトホールを形成する段階と、 前記高濃度第２導電型不純物領域に電気的に連結される
ように、前記層間絶縁膜上に複数個のビット線を形成す
る段階とを有することを特徴とする半導体メモリ装置の
製造方法。 - 【請求項１４】 第１導電型半導体基板に一定間隔を置
いて一方向に複数個の活性領域が形成されるようにフィ
ールド絶縁膜を形成する段階と、 前記半導体基板上にトンネル誘電体膜を形成する段階
と、 前記活性領域の上側のトンネル誘電体膜の上側に一定間
隔で複数個の浮遊ゲートを形成する段階と、 前記各浮遊ゲートを含んだ基板の全面に強誘電体膜を形
成する段階と、 前記活性領域に対して直角な方向の前記浮遊ゲートを一
つのワード線が制御するように、前記強誘電体膜上にキ
ャップ絶縁膜が積層された複数個のワード線を形成する
段階と、 複数個の前記ワード線とワード線との間のうち、ひとつ
おきの前記ワード線とワード線との間にマスク層を形成
する段階と、 前記ワード線とマスク層をマスクとして用いて活性領域
に不純物領域を形成する段階と、 前記ワード線及びマスク層をマスクとして用いて前記強
誘電体膜とトンネル誘電体膜を選択的に除去する段階
と、 前記不純物領域にコンタクトホールが形成されるよう
に、ワード線及びキャップ絶縁膜の側面に絶縁膜側壁を
形成する段階と、 前記不純物領域に電気的に連結されるように複数個のビ
ット線を形成する段階とを含んでなることを特徴とする
半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR43304/1995 | 1995-11-23 | ||
| KR1019950043304A KR100311486B1 (ko) | 1995-11-23 | 1995-11-23 | 반도체메모리장치및그의제조방법 |
Publications (2)
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|---|---|
| JPH09153602A true JPH09153602A (ja) | 1997-06-10 |
| JP2838689B2 JP2838689B2 (ja) | 1998-12-16 |
Family
ID=19435434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8314137A Expired - Fee Related JP2838689B2 (ja) | 1995-11-23 | 1996-11-12 | 半導体メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP0776045B1 (ja) |
| JP (1) | JP2838689B2 (ja) |
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| CN (1) | CN1151510C (ja) |
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