KR100599102B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치 및 이의 제조 방법이 개시되어 있다. 기판에는 제1 방향으로 서로 반복적으로 배치되는 액티브 영역과 필드 영역이 정의된다. 그리고, 상기 기판의 액티브 영역 상에는 터널 산화막 패턴이 형성되고, 상기 터널 산화막 패턴 상에는 제1 게이트 패턴이 부분적으로 형성된다. 특히, 상기 제1 게이트 패턴의 표면 및 상기 제1 게이트 패턴에 의해 노출된 터널 산화막 패턴의 표면 상에 실질적으로 균일하게 형성되는 제1 유전막 패턴과, 상기 제1 방향에 직교하는 제2 방향으로 상기 제1 게이트 패턴의 표면, 상기 제1 게이트 패턴과 인접하는 필드 영역의 표면 및 상기 필드 영역과 인접하는 제1 게이트 패턴의 표면 상에 실질적으로 균일하게 형성되는 제2 유전막 패턴을 포함하는 유전막 패턴이 형성된다. 따라서, 상기 유전막 패턴이 갖는 면적을 보다 넓게 확장시킬 수 있다. 아울러, 상기 제2 유전막 패턴 상에는 제2 게이트 패턴이 형성된다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}
도 1은 종래의 반도체 장치를 개략적으로 나타내는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ선을 자른 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ선을 자른 단면도이다.
도 4는 본 발명의 실시예 1에 따른 반도체 장치를 개략적으로 나타내는 평면도이다.
도 5는 도 4의 Ⅲ-Ⅲ선을 자른 단면도이다.
도 6은 도 4의 Ⅳ-Ⅳ선을 자른 단면도이다.
도 7 내지 도 11은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제1 방향으로 자른 단면도들이다.
도 12 내지 도 16은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제2 방향으로 자른 단면도들이다.
도 17은 도 10 및 도 15에 대응하는 평면도이다.
도 18 내지 22는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제1 방향으로 자른 단면도들이다.
도 23 내지 도 27은 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제2 방향으로 자른 단면도들이다.
도 28 및 도 29는 도 20 및 도 25에 대응하는 평면도이다.
도 30은 도 22 및 도 27에 대응하는 평면도이다.
도 31 내지 도 37은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제1 방향으로 자른 단면도들이다.
도 38 내지 도 44는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제2 방향으로 자른 단면도들이다.
도 45 내지 도 49는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제1 방향으로 자른 단면도들이다.
도 50 내지 도 54는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제2 방향으로 자른 단면도들이다.
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지하면서 전기적으로 데이터의 입력과 출력이 가능한 플래시 메모리 장치 및 이를 제조하기 위한 방법에 관한 것이다.
반도체 장치들 중에서, 플래시 메모리 장치는 일반적으로 터널 산화막, 제1 게이트 패턴인 플로팅 게이트, 유전막 및 제2 게이트 패턴인 콘트롤 게이트가 순차 적으로 적층된 스택 구조를 갖는다.
상기 스택 구조를 갖는 플래시 메모리 장치에 대한 예들은 미합중국 특허 6,153,469호(issued to Yun et al), 미합중국 특허 6,455,374호(issued to Lee et al) 등에 개시되어 있다.
도 1은 종래의 반도체 장치를 개략적으로 나타내는 평면도이다.
도 1을 참조하면, 상기 반도체 장치는 플래시 메모리 장치를 나타내는 것으로서 액티브 영역(12)과 필드 영역(13)으로 정의되는 기판(10) 상에 터널 산화막 패턴, 플로팅 게이트(16), 유전막 및 콘트롤 게이트(20)가 순차적으로 적층된 게이트 구조물을 갖는다.
도 2는 도 1의 Ⅰ-Ⅰ선을 자른 단면도로서, 상기 필드 영역을 정의하는 트렌치 소자 분리막(14)을 갖는 기판(10)의 액티브 영역 상에 터널 산화막 패턴(15)과 플로팅 게이트(18)가 형성된다. 그리고, 상기 플로팅 게이트(18)의 표면과 트렌치 소자 분리막(14)의 표면 상에 유전막(19)이 실질적으로 균일하게 형성되고, 상기 유전막(19) 상에 콘트롤 게이트(20)가 형성된다. 도 3은 도 1의 Ⅱ-Ⅱ선을 자른 단면도로서, 기판(10)의 액티브 영역 상에 터널 산화막 패턴(15), 플로팅 게이트(18), 유전막(19) 및 콘트롤 게이트(20)가 순차적으로 적층된다.
그리고, 주목할 사항은 상기 유전막(18)이 주로 상기 콘트롤 게이트(20)가 형성된 방향과 동일한 방향으로 형성되는 것이다.
여기서, 상기 플래시 메모리 장치는 상기 콘트롤 게이트(20)에 적절한 전압을 인가하여 상기 플로팅 게이트(18)에 전자를 집어넣거나 빼냄으로서 프로그래밍 이 이루어진다. 이때, 상기 유전막(19)은 상기 콘트롤 게이트(20)에 인가되는 전압을 상기 플로팅 게이트(18)로 전달하는 역할을 한다. 특히, 상기 플로팅 게이트(18)로 전달되는 전압은 손실이 발생하지 않아야 우수한 전기적 특성을 나타낸다.
상기 플로팅 게이트(18)로 전달되는 전압은 커플링 비(coupling ratio)를 향상시킴으로서 손실의 발생을 충분하게 줄일 수 있다. 여기서, 상기 커플링 계수(R)는 아래의 수학식 1과 같이 표현된다.
R = CONO / (CONO + CTO)
(여기서, 상기 CONO는 유전막의 커패시턴스를 나타내고, CTO는 터널 산화막 패턴의 커패시턴스를 나타낸다)
그리고, 상기 유전막(19)의 커패시턴스(C)는 아래의 수학식 2와 같이 표현된다.
C = (ε×A) / T
(여기서, 상기 ε은 유전막이 갖는 유전 상수를 나타내고, 상기 A는 유전막의 면적을 나타내고, 상기 T는 유전막의 두께를 나타낸다)
따라서, 상기 커플링 비를 향상시키는 방법으로서는 상기 유전막(19)의 면적을 확장시키는 방법, 상기 유전막(19)의 두께를 감소시키는 방법 등이 있다.
상기 유전막(19)의 면적을 확장시켜 커플링 비를 향상시키는 방법에 대한 예 들은 일본국 공개특허 2002-26151호, 일본국 공개특허 1997-102554호 등에 개시되어 있다. 특히, 상기 일본국 특허 2002-26151호에 개시된 바에 의하면 상기 플로팅 게이트를 "T"자 형태로 형성하여 그것의 상부에 형성하는 유전막의 면적을 확장시킨다.
이와 같이, 주로 상기 플로팅 게이트의 구조를 변형시키는 방법을 통하여 상기 유전막을 면적을 확장시키고 있다. 하지만, 상기 플로팅 게이트의 구조를 변형시켜 유전막의 면적을 확장시킴에도 불구하고 원하는 수준의 커플링 비를 얻기에는 다소 한계가 있다. 따라서, 원하는 상기 커플링 비를 얻기 위한 다양한 방법이 현재에도 계속 연구 중에 있다.
본 발명의 제1 목적은 유전막의 면적을 더욱 확장시킨 반도체 장치를 제공하는데 있다.
본 발명의 제2 목적은 유전막의 면적을 더욱 확장시키기 위한 반도체 장치의 제조 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 제1 방향으로 서로 반복적으로 배치되는 액티브 영역과 필드 영역을 갖는 기판을 포함한다. 그리고, 상기 기판의 액티브 영역 상에 형성되는 터널 산화막 패턴과 상기 터널 산화막 패턴 상에 부분적으로 형성되는 제1 게이트 패턴을 포함한다. 특히, 상기 제1 게이트 패턴의 표면 및 상기 제1 게이트 패턴에 의해 노출된 터널 산화막 패턴의 표면 상에 실질적으로 균일하게 형성되는 제1 유전막 패턴과, 상기 제1 방향에 직교하는 제2 방향으로 상기 제1 게이트 패턴의 표면, 상기 제1 게이트 패턴과 인접하는 필드 영역의 표면 및 상기 필드 영역과 인접하는 제1 게이트 패턴의 표면 상에 실질적으로 균일하게 형성되는 제2 유전막 패턴을 포함하는 유전막 패턴을 포함한다. 아울러, 상기 제2 유전막 패턴 상에 형성된 제2 게이트 패턴을 포함한다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 기판에 제1 방향으로 서로 반복적으로 배치되는 액티브 영역과 필드 영역을 정의한 후, 상기 액티브 영역 상에 터널 산화막 패턴을 형성한다. 그리고, 상기 터널 산화막 패턴 상에 부분적으로 제1 게이트 패턴을 형성한다. 계속해서, 상기 제1 게이트 패턴의 표면 및 상기 제1 게이트 패턴에 의해 노출된 터널 산화막 패턴의 표면 상에 제1 유전막 패턴을 실질적으로 균일하게 형성하면서 상기 제1 방향에 직교하는 제2 방향으로 상기 제1 게이트 패턴의 표면, 상기 제1 게이트 패턴과 인접하는 필드 영역의 표면 및 상기 필드 영역과 인접하는 제1 게이트 패턴의 표면 상에 제2 유전막 패턴을 실질적으로 균일하게 형성함으로서 상기 제1 유전막 패턴과 제2 유전막 패턴으로 이루어지는 유전막 패턴을 형성한다. 이어서, 상기 제2 유전막 패턴 상에 제2 게이트 패턴을 형성한다.
상기 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 기판에 제1 방향으로 트렌치 소자 분리막을 형성함으로서 상기 기판에 제1 방향으로 서로 반복적으로 배치되는 액티브 영역과 필드 영역을 정의한 후, 상기 액티브 영역과 필드 영역으로 정의된 기판 상에 터널 산화막과 제1 도전막을 형성한다. 그리고, 상기 터널 산화막과 제1 도전막 중에서 필드 영역 상에 형성된 제1 도전막과 터널 산화막을 순차적으로 제거하여 상기 액티브 영역 상에 터널 산화막 패턴을 형성하면서 상기 터널 산화막 패턴 상에 제1 도전막 패턴을 형성한다. 계속해서, 상기 제1 도전막 패턴을 패터닝하여 상기 터널 산화막 패턴 상에 제1 게이트 패턴을 형성한 후, 상기 제1 게이트 패턴을 갖는 결과물의 표면 상에 유전막을 형성하고, 상기 유전막 상에 제2 도전막을 형성한다. 이어서, 상기 제2 도전막을 패터닝하여 상기 제1 방향에 직교하는 제2 방향으로 상기 제1 게이트 패턴과 상기 제1 게이트 패턴과 인접하는 필드 영역 및 상기 필드 영역과 인접하는 제1 게이트 패턴을 연결하는 상부에 제2 게이트 패턴을 형성한다. 그리고, 상기 제2 게이트 패턴을 형성함에 따라 노출되는 유전막을 패터닝하여 상기 제1 게이트 패턴의 표면과 상기 제1 게이트 패턴에 의해 노출된 터널 산화막 패턴의 표면 상에 제1 유전막 패턴을 실질적으로 균일하게 형성하면서 상기 제2 게이트 패턴 아래에 있는 유전막을 제2 유전막 패턴으로 형성함으로서 상기 제1 유전막 패턴과 제2 유전막 패턴으로 이루어지는 유전막 패턴을 형성한다.
상기 제2 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 패드 산화막과 하드 마스크막을 순차적으로 형성한 후, 상기 하드 마스크막과 패드 산화막을 순차적으로 패터닝하여 제1 방향으로 상기 기판을 노출시키면서 패드 산화막 패턴과 하드 마스크막 패턴으로 이루어진 패턴 구조물을 형성한다. 그리고, 상기 노출된 기판에 트렌치를 형성한 후, 상기 트렌치와 상기 패턴 구조물 사이의 공간에 절연 물질로 이루어진 트렌치 구조물을 형성한다. 이어서, 상기 패턴 구조물을 제거하고, 상기 패턴 구조물을 제거함으로서 상기 트렌치 구조물 사이에서 노출된 기판 상에 터널 산화막을 형성한다. 계속해서, 상기 터널 산화막 상에 제1 도전막을 형성한 후, 상기 트렌치 구조물의 일부를 제거하여 상기 제1 방향으로 서로 반복적으로 배치되는 상기 트렌치에 트렌치 소자 분리막을 형성하면서 상기 노출된 기판 상에 터널 산화막 패턴 및 제1 도전막 패턴을 형성한다. 이어서, 상기 제1 도전막 패턴을 패터닝하여 상기 터널 산화막 패턴 상에 제1 게이트 패턴을 형성한 후, 상기 제1 게이트 패턴을 갖는 결과물의 표면 상에 유전막을 형성하고, 상기 유전막 상에 제2 도전막을 형성한다. 이어서, 상기 제2 도전막을 패터닝하여 상기 제1 방향에 직교하는 제2 방향으로 상기 제1 게이트 패턴과 상기 제1 게이트 패턴과 인접하는 트렌치 소자 분리막 및 상기 트렌치 소자 분리막과 인접하는 제1 게이트 패턴을 연결하는 상부에 제2 게이트 패턴을 형성한다. 그리고, 상기 제2 게이트 패턴을 형성함에 따라 노출되는 유전막을 패터닝하여 상기 제1 게이트 패턴의 표면과 상기 제1 게이트 패턴에 의해 노출된 터널 산화막 패턴의 표면 상에 제1 유전막 패턴을 실질적으로 균일하게 형성하면서 상기 제2 게이트 패턴 아래에 있는 유전막을 제2 유전막 패턴으로 형성함으로서 상기 제1 유전막 패턴과 제2 유전막 패턴으로 이루어지는 유전막 패턴을 형성한다.
상기 제2 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 터널 산화막, 제1 도전막 및 하드 마스크막을 순차적으로 형성한 후, 패터닝을 수행하여 제1 방향으로 상기 기판을 노출시키면서 터널 산화막 패턴, 제1 도전막 패턴 및 하드 마스크막 패턴으로 이루어진 제1 패턴 구조물을 형성한다. 이어서, 상기 노출된 기판에 트렌치를 형성하고, 상기 트렌치에 절연 물질로 이루어진 트렌치 소자 분리막을 형성한 후, 상기 하드 마스크막 패턴을 제거함으로서 상기 제1 방향으로 서로 반복적으로 배치되는 상기 트렌치 소자 분리막 및 상기 터널 산화막 패턴과 제1 도전막 패턴으로 이루어진 제2 패턴 구조물을 형성한다. 계속해서, 상기 제1 도전막 패턴을 패터닝하여 상기 터널 산화막 패턴 상에 제1 게이트 패턴을 형성한 후, 상기 제1 게이트 패턴을 갖는 결과물의 표면 상에 유전막을 형성하고, 상기 유전막 상에 제2 도전막을 형성한다. 그리고, 상기 제2 도전막을 패터닝하여 상기 제1 방향에 직교하는 제2 방향으로 상기 제1 게이트 패턴과 상기 제1 게이트 패턴과 인접하는 트렌치 소자 분리막 및 상기 트렌치 소자 분리막과 인접하는 제1 게이트 패턴을 연결하는 상부에 제2 게이트 패턴을 형성한다. 이어서, 상기 제2 게이트 패턴을 형성함에 따라 노출되는 유전막을 패터닝하여 상기 제1 게이트 패턴의 표면과 상기 제1 게이트 패턴에 의해 노출된 터널 산화막 패턴의 표면 상에 제1 유전막 패턴을 실질적으로 균일하게 형성하면서 상기 제2 게이트 패턴 아래에 있는 유전막을 제2 유전막 패턴으로 형성함으로서 상기 제1 유전막 패턴과 제2 유전막 패턴으로 이루어지는 유전막 패턴을 형성한다.
이와 같이, 본 발명에 의하면 제1 게이트 패턴을 랜드(land) 형태로 형성한 이후에 유전막과 제2 게이트 패턴을 형성한다. 그 결과, 상기 유전막은 상기 제1 게이트 패턴의 표면 전체를 둘러싸는 형태로 형성된다. 그러므로, 상기 유전막이 차지하는 면적이 확장됨으로서 높은 커플링 비를 얻을 수 있다.
이하, 본 발명의 실시예들에 따른 반도체 장치와 이의 제조 방법을 첨부한 도면들을 참조하면 상세히 설명하기로 한다.
실시예 1
도 4는 본 발명의 실시예 1에 따른 반도체 장치를 개략적으로 나타내는 평면도이다. 특히, 도 5는 도 4의 Ⅲ-Ⅲ선을 자른 단면도이고, 도 6은 도 4의 Ⅳ-Ⅳ선을 자른 단면도이다. 여기서, 도 5의 Ⅲ-Ⅲ선은 제2 방향과 동일하고, 도 6의 Ⅳ-Ⅳ선은 제1 방향과 동일하다. 그리고, 상기 제1 방향과 제2 방향은 서로 직교한다.
도 4 내지 도 6을 참조하면, 상기 반도체 장치는 플래시 메모리 장치로서 액티브 영역(42)과 필드 영역(43)으로 정의된 기판(40)을 포함한다. 상기 액티브 영역(42)과 필드 영역(43)은 제1 방향으로 서로 반복적으로 배치된다. 특히, 상기 필드 영역(42)은, 도 5에 도시된 바와 같이, 트렌치 소자 분리막(44)을 형성함으로서 정의하는 것이 바람직하다.
상기 액티브 영역(42) 상에는 터널 산화막 패턴(45)이 형성되고, 상기 터널 산화막 패턴(45) 상에는 제1 게이트 패턴(48)이 부분적으로 형성된다. 따라서, 상기 제1 게이트 패턴(48)은 상기 터널 산화막 패턴(45) 상에 고립된 랜드 형태로 이루어지는 것이 바람직하다. 상기 제1 게이트 패턴(48)은 상기 제2 방향을 기준으로 상기 터널 산화 패턴(45)이 갖는 폭보다 큰 폭을 갖도록 형성한다. 따라서, 상기 제1 게이트 패턴(48)은 인접하는 필드 영역(43)인 트렌치 소자 분리막(44)의 상부에도 상기 제1 게이트 패턴(48)의 일 부분이 형성되는 형태를 갖는다. 아울러, 상기 제1 게이트 패턴(48)은 플래시 메모리 소자의 플로팅 게이트에 해당하는 것이 바람직하다.
그리고, 본 실시예에서의 유전막 패턴은 제1 유전막 패턴(49a)과 제2 유전막 패턴(49b)을 포함한다. 상기 제1 방향으로는 제1 유전막 패턴(49a)이 형성된다. 구체적으로, 도 6에 도시된 바와 같이, 상기 제1 유전막 패턴(49a)은 상기 제1 게이트 패턴(48)의 표면 및 상기 제1 게이트 패턴(48)에 의해 노출된 터널 산화막 패턴(45)의 표면 상에 실질적으로 균일하게 형성된다. 그리고, 상기 제2 방향으로는 제2 유전막 패턴(49b)이 형성된다. 구체적으로, 도 5에 도시된 바와 같이, 상기 제1 게이트 패턴(48)의 표면, 상기 제1 게이트 패턴(48)과 인접하는 필드 영역(43)인 트렌치 소자 분리막(44)의 표면 및 상기 필드 영역(43)인 트렌치 소자 분리막(44)과 인접하는 제1 게이트 패턴(48)의 표면 상에 실질적으로 균일하게 형성된다. 특히, 상기 제1 게이트 패턴(48)이 있는 영역에 형성된 상기 제1 유전막 패턴(49a)과 제2 유전막 패턴(49b)은 동일한 구조물로서, 서로 중복된 형태를 갖는다.
이와 같이, 상기 유전막 패턴을 제1 유전막 패턴(49a)과 제2 유전막 패턴(49b)으로 마련함으로서 상기 유전막 패턴의 면적을 보다 확장시킬 수 있다.
또한, 상기 제2 방향으로 형성된 제2 유전막 패턴(49b) 상에 제2 게이트 패턴(50)이 형성된다. 이때, 상기 제1 게이트 패턴(48)이 있는 영역에서의 상기 제1 유전막 패턴(49a)과 제2 유전막 패턴(49b)은 동일한 구조물이기 때문에, 도 6에 도시된 바와 같이, 상기 제2 게이트 패턴(50)이 제1 유전막 패턴(49a) 상에도 형성된 구조를 갖는다. 이 경우, 상기 제2 게이트 패턴(50)은 상기 제1 방향을 기준으로 상기 제1 게이트 패턴(48)이 갖는 폭보다 큰 폭을 갖도록 형성한다. 따라서, 상기 제2 게이트 패턴(50)은 상기 제1 게이트 패턴(48)을 둘러싸는 형태로 형성된다. 아울러, 상기 제2 게이트 패턴(50)은 플래시 메모리 소자의 콘트롤 게이트에 해당하는 것이 바람직하다.
이에 따라, 본 실시예에서는 터널 산화막 패턴(45), 제1 게이트 패턴(48), 제1 유전막 패턴(49a)과 제2 유전막 패턴(49b)으로 이루어진 유전막 패턴 및 제2 게이트 패턴(50)을 포함하는 게이트 구조물을 얻는다. 여기서, 상기 제1 게이트 패턴(48)이 플로팅 게이트에 해당하고, 상기 제2 게이트 패턴(50)이 콘트롤 게이트에 해당하기 때문에 상기 반도체 장치는 플래시 메모리 장치인 것이 바람직하다.
본 실시예에서는, 도 6에서와 같이, 상기 제1 유전막 패턴이 상기 제1 방향으로도 상기 제1 게이트 패턴(48)을 둘러싸는 형태로 형성되기 때문에 상기 유전막 패턴(49a, 49b) 전체가 갖는 면적은 보다 확장된다. 따라서, 보다 높은 커플링 비의 획득이 가능하다.
실시예 2
도 7 내지 도 11은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제1 방향으로 자른 단면도들이고, 도 12 내지 도 16은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제2 방향으로 자른 단면도들이다.
도 7 및 도 12를 참조하면, 반도체 기판(70)을 마련한다. 상기 반도체 기판의 예로서는 실리콘 기판, SOI(silicon on insulator) 기판 등을 들 수 있다. 그리 고, 상기 기판(70)에 트렌치 소자 분리막(72)을 형성하여 액티브 영역(73)과 필드 영역을 정의한다. 특히, 상기 액티브 영역(73)과 필드 영역인 트렌치 소자 분리막(72)은 제1 방향으로 서로 반복적으로 배치되도록 정의한다. 아울러, 상기 트렌치 소자 분리막(72)은 충분한 매립 특성을 고려해야 하기 때문에 매립 특성이 우수한 고밀도 플라즈마 산화막으로 이루어지는 것이 바람직하다.
도 8 및 도 13을 참조하면, 상기 기판(70)의 액티브 영역 (73)상에 터널 산화막 패턴(74)을 형성한다. 상기 터널 산화막 패턴(74)은 주로 상기 기판(70)의 전면에 터널 산화막을 형성한 후, 패터닝을 수행하여 형성한다. 여기서, 상기 터널 산화막 패턴으로 형성하기 위한 터널 산화막은 주로 열산화법, 라티칼 산화법 등을 수행하여 형성한다. 그리고, 상기 패터닝은 포토레지스트 패턴을 식각 마스크로 사용하는 포토리소그라피를 수행함으로서 달성된다.
도 9 및 도 14를 참조하면, 상기 터널 산화막 패턴(74) 상에 제1 게이트 패턴(76)을 형성한다. 상기 제1 게이트 패턴(76)은 주로 상기 터널 산화막 패턴(74)이 형성된 결과물의 전면에 도전물로 이루어진 박막을 형성한 후, 패터닝을 수행하여 형성한다. 여기서, 상기 도전물의 예로서는 폴리 실리콘, 금속, 금속 질화물 등을 들 수 있다. 그리고, 상기 패터닝은 제2 방향으로 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 포토리소그라피를 수행함으로서 달성된다. 이와 같이, 상기 패터닝을 통하여 상기 제1 게이트 패턴(76)을 형성함으로서 그 결과, 상기 제1 게이트 패턴(76)은 상기 터널 산화막 패턴(74) 상에 고립된 형태로 형성된다. 아울러, 상기 제1 게이트 패턴(76)은 제2 방향을 기준으 로 상기 터널 산화막 패턴(74)이 갖는 폭보다 다소 큰 폭을 갖도록 형성한다. 이 경우, 상기 패터닝에서 사용하는 포토레지스트 패턴이 갖는 폭을 조절함으로서 가능하다. 이와 같이, 상기 터널 산화막 패턴(74)이 갖는 폭보다 다소 큰 폭을 갖도록 형성함으로서, 상기 제1 게이트 패턴(76)은, 도 14에 도시된 바와 같이, 필드 영역인 트렌치 소자 분리막(72) 상에도 부분적으로 형성된다.
도 10 및 도 15를 참조하면, 상기 제1 게이트 패턴(76)이 형성된 결과물 상에 제1 유전막 패턴(78a) 및 제2 유전막 패턴(78b)으로 이루어지는 유전막 패턴을 형성한다. 상기 유전막 패턴(78a, 78b)은 주로 상기 제1 게이트 패턴(76)이 형성된 결과물의 전면에 유전 상수를 갖는 절연 물질로 이루어진 박막을 형성한 후, 패터닝을 수행하여 형성한다. 이때, 상기 제1 유전막 패턴(78a)은 상기 제1 게이트 패턴(76)의 표면 및 상기 제1 게이트 패턴(76)에 의해 노출된 터널 산화막 패턴(74) 상에 실질적으로 균일하게 형성되도록 패터닝하고, 상기 제2 유전막 패턴(78b)은 상기 제1 게이트 패턴(76)과 인접하는 필드 영역인 트렌치 소자 분리막(72) 및 상기 트렌치 소자 분리막(72)과 인접하는 제1 게이트 패턴(76)의 표면 상에 실질적으로 균일하게 형성되도록 패터닝한다. 특히, 도 17을 참조하면, 상기 제1 게이트 패턴(76)이 있는 영역(A)에서의 상기 제1 유전막 패턴(78a)과 제2 유전막 패턴(78b)은 동일한 구조물로서 중복된다.
도 11 및 도 16을 참조하면, 상기 제2 유전막 패턴(78b) 상에 제2 게이트 패턴(80)을 형성한다. 상기 제2 게이트 패턴(80)은 주로 상기 유전막 패턴(78a, 78b)이 형성된 결과물의 전면에 도전물로 이루어진 박막을 형성한 후, 패터닝을 수행하 여 형성한다. 상기 도전물의 예로서는 폴리 실리콘, 금속, 금속 질화물 등을 들 수 있다. 아울러, 상기 도전물은 상기 제1 게이트 패턴(76)을 이루고 있는 도전물과 동일한 것이 바람직하다. 특히, 상기 제2 게이트 패턴(80)은 상기 제1 방향으로 기준으로 상기 제1 게이트 패턴(76)이 갖는 폭보다 다소 큰 폭을 갖도록 패터닝한다. 그 결과, 도 11에 도시된 바와 같이, 상기 제2 게이트 패턴(80)은 상기 제1 게이트 패턴(76)과 제1 유전막 패턴(78a)을 둘러싸도록 형성된다.
이와 같이, 본 실시예에 의하면 제2 방향 뿐만 아니라 상기 제1 방향으로도 상기 제1 유전막 패턴(78a)이 상기 제1 게이트 패턴(76)을 둘러싸는 형태로 형성한다. 따라서, 상기 유전막 패턴(78a, 78b)의 면적은 보다 확장된 형태를 갖기 때문에 보다 높은 커플링 비의 획득이 가능하다.
그리고, 상기 제1 게이트 패턴이 플로팅 게이트에 해당하고, 상기 제2 게이트 패턴이 콘트롤 게이트에 해당하기 때문에 상기 반도체 장치는 플래시 메모리 장치인 것이 바람직하다. 따라서, 본 실시예에서는 상기 높은 커플링 비를 획득함으로서 플래시 메모리 장치의 동작 속도를 보다 빠르게 향상시킬 수 있다.
실시예 3
도 18 내지 22는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제1 방향으로 자른 단면도들이고, 도 24 내지 도 27은 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제2 방향으로 자른 단면도들이다.
도 18 및 도 23을 참조하면, 반도체 기판을(100) 마련한다. 상기 반도체 기판의 예로서는 실리콘 기판, SOI 기판 등을 들 수 있다. 이어서, 상기 반도체 기판(100)에 트렌치 소자 분리막(102)을 형성하여 액티브 영역(103)과 필드 영역으로 정의한다. 이때, 상기 액티브 영역(103)과 필드 영역인 트렌치 소자 분리막(102)은 제1 방향으로 서로 반복적으로 배치되도록 정의한다. 특히, 상기 트렌치 소자 분리막(102)은 충분한 매립 특성을 갖는 고밀도 플라즈마 산화막으로 이루어지는 것이 바람직하다.
도 19 및 도 24를 참조하면, 상기 액티브 영역(103)과 트렌치 소자 분리막(102)에 의해 정의된 필드 영역을 갖는 기판(100) 상에 터널 산화막(99)과 제1 도전막(105)을 형성한다.
구체적으로, 상기 터널 산화막(99)은 열산화법 또는 라디칼 산화법 등을 수행하여 형성하는 실리콘 산화막인 것이 바람직하다. 아울러, 상기 터널 산화막(99)은 약 10 내지 500Å의 두께를 갖도록 형성하는 것이 바람직하고, 약 50 내지 300Å의 두께를 갖도록 형성하는 것이 보다 바람직하고, 약 50 내지 200Å의 두께를 갖도록 형성하는 것이 더욱 바람직하고, 약 100Å 내외의 두께를 갖도록 형성하는 것이 가장 바람직하다.
상기 제1 도전막(105)은 폴리 실리콘과 같은 도전물로 이루어지는 것이 바람직하다. 상기 도전물의 다른 예로서는 금속, 금속 질화물 등을 들 수 있다. 그리고, 상기 제1 도전막(105)의 두께는 약 700 내지 1,500Å인 것이 바람직하고, 약 800 내지 1,200Å인 것이 보다 바람직하고, 약 1,000Å 내외인 것이 가장 바람직하 다. 특히, 상기 제1 도전막(105)은 콘택 부위에 형성하지 않기 때문에 갭-필 마진에 대한 고려를 생략할 수 있다. 그 결과, 보이드의 발생없이 치밀한 구조를 갖는 제1 도전막(105)의 형성이 가능하다.
구체적으로, 상기 제1 폴리 실리콘으로 이루어지는 제1 도전막(105)은 적층이 이루어지는 제1 공정과 불순물을 도핑시키는 제2 공정을 수행하여 형성한다. 따라서, 상기 제1 공정은 약 500 내지 650℃의 온도로 조성된 퍼니스에서 100% 실란(SiH4) 가스 또는 질소로 희석한 20 내지 30% 실란 가스의 열 분해를 수행하는 것이 바람직하다. 특히, 상기 제1 공정을 수행할 때 상기 퍼니스는 약 25 내지 150Pa의 압력을 갖도록 공정 조건이 조정된다. 상기 제2 공정으로서는 제1 공정을 수행한 후 이온 주입을 수행하는 것이 바람직하다. 이는, 상기 이온 주입이 낮은 공정 온도에서도 그 수행이 가능하기 때문이다. 이외에도, 상기 제2 공정으로서는 상기 제1 공정을 수행한 후 확산을 수행하거나, 상기 제1 공정을 수행하는 도중에 불순물 가스를 첨가함으로서 불순물을 도핑시키는 인-시튜 도핑을 수행할 수 있다.
도 20, 도 25, 도 28 및 도 29을 참조하면, 상기 터널 산화막(99)과 제1 도전막(105) 중에서 필드 영역인 트렌치 소자 분리막(102) 상에 형성된 제1 도전막(105)과 터널 산화막(99)을 순차적으로 제거한다. 그 결과, 도 28에 도시된 바와 같이, 상기 기판(100)의 액티브 영역(102) 상에 터널 산화막 패턴(104)과 제1 도전막 패턴(105a)이 형성된다. 이때, 상기 제1 도전막 패턴(105a)은 상기 터널 산화막 패턴(104)이 상기 제2 방향을 기준으로 갖는 폭보다 다소 큰 폭을 갖도록 패터닝한다.
이어서, 상기 제1 도전막 패턴(105a)을 패터닝한다. 그 결과, 도 20, 도 25 및 도 29에 도시된 바와 같이, 상기 터널 산화막 패턴(104) 상에 제1 게이트 패턴(106)이 부분적으로 형성된다. 즉, 상기 제1 게이트 패턴(106)은 서로가 고립된 랜드 형태로 형성된다. 여기서, 도 29의 Ⅴ-Ⅴ선을 자른 단면도는 도 20에 해당하고, Ⅵ-Ⅵ선을 자른 단면도는 도 25에 해당한다.
도 21 및 도 26을 참조하면, 상기 제1 게이트 패턴(106)이 형성된 결과물의 표면 상에 유전막(107)을 형성한다. 상기 유전막(107)은 주로 산화물-질화물-산화물로 이루어지는 것이 바람직하다. 이외에도, 상기 유전막(107)의 예로서는 고유전율을 갖는 금속 산화막 등을 들 수 있다. 특히, 상기 고유전율을 갖는 금속 산화막의 예로서는 하프늄 산화막, 티타늄 산화막 등을 들 수 있고, 이들은 원자층 적층을 수행하여 형성하는 것이 바람직하다. 계속해서, 상기 유전막(107) 상에 제2 도전막(109)을 형성한다. 상기 제2 도전막(109)은 두께를 달리하는 것을 제외하고는 상기 제1 도전막(105)을 형성하는 방법과 동일한 방법으로 형성한다.
도 22, 도 27 및 도 30을 참조하면, 상기 제2 도전막(109)을 패터닝한다. 상기 패터닝은 포토리소그라피에 의해 달성된다. 상기 패터닝은 상기 제2 방향으로 상기 제1 게이트 패턴(106)과 상기 제1 게이트 패턴(106)과 인접하는 트렌치 소자 분리막(102) 및 상기 트렌치 소자 분리막(102)과 인접하는 제1 게이트 패턴(106)을 연결하는 상부를 제외한 영역에 형성된 제2 도전막(109)을 제거하도록 이루어진다. 그 결과, 상기 제2 방향으로 상기 제1 게이트 패턴(106)과 상기 제1 게이트 패턴(106)과 인접하는 트렌치 소자 분리막(102) 및 상기 트렌치 소자 분리막(102)과 인 접하는 제1 게이트 패턴(106)을 연결하는 상부에는 제2 게이트 패턴(110)이 형성된다. 이때, 상기 제2 게이트 패턴(110)은 상기 제1 방향을 기준으로 상기 제1 게이트 패턴(106)이 갖는 폭보다 큰 폭을 갖도록 형성함으로서 상기 제1 게이트 패턴(106)을 둘러싸는 형태로 형성된다.
이어서, 상기 제2 게이트 패턴(110)을 형성함에 따라 노출되는 유전막(107)을 패터닝한다. 이때, 상기 유전막(107)의 패터닝은 주로 트렌치 소자 분리막(102)이 있는 영역 상에 형성된 유전막(107)의 제거에 의해 달성된다. 상기 패터닝을 수행한 결과, 상기 제1 게이트 패턴(106)의 표면과 상기 제1 게이트 패턴(106)에 의해 노출된 터널 산화막 패턴(104)의 표면 상에 제1 유전막 패턴(108a)이 실질적으로 균일하게 형성된다. 아울러, 상기 제2 게이트 패턴(110)이 형성된 영역 아래에 있는 유전막(107)은 제2 유전막 패턴(108b)으로 형성된다. 이에 따라, 상기 유전막(107)을 패터닝함으로서 제1 유전막 패턴(108a)과 제2 유전막 패턴(108b)으로 이루어지는 유전막 패턴을 얻을 수 있다. 이때, 상기 제1 유전막 패턴(108a)은 상기 제1 게이트 패턴(106)을 둘러싸는 형태로 형성된다. 여기서, 상기 패터닝은 포토리소그라피에 의해 달성된다.
따라서, 상기 유전막 패턴(108a, 108b)은 보다 확장된 면적을 갖는다. 그러므로, 보다 높은 커플링 비의 획득이 가능하다.
그리고, 본 실시예에서는 상기 제2 게이트 패턴으로 형성하기 위한 제2 도전막 상에 금속막과 실리콘 산화막을 형성하고, 이들을 패터닝하여 금속막 패턴과 실리콘 산화막 패턴을 형성하는 방법에 대해서는 생략하기로 한다.
또한, 상기 제1 게이트 패턴이 플로팅 게이트에 해당하고, 상기 제2 게이트 패턴이 콘트롤 게이트에 해당하기 때문에 상기 반도체 장치는 플래시 메모리 장치인 것이 바람직하다. 따라서, 본 실시예에서는 상기 높은 커플링 비를 획득함으로서 플래시 메모리 장치의 동작 속도를 보다 빠르게 향상시킬 수 있다.
실시예 4
도 31 내지 도 37은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제1 방향으로 자른 단면도들이고, 도 38 내지 도 44는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제2 방향으로 자른 단면도들이다.
도 31 및 도 38을 참조하면, 반도체 기판(130) 상에 패드 산화막과 하드 마스크막을 순차적으로 형성한다. 여기서, 상기 하드 마스크막은 질화막인 것이 바람직하다. 이어서, 상기 하드 마스크막과 패드 산화막을 패터닝한다. 이때, 상기 패터닝은 포토리소그라피에 의해 달성되고, 상기 제1 방향으로 이루어진다. 그 결과, 도 38에 도시된 바와 같이, 상기 기판(130) 상에는 상기 기판(130)의 표면을 제1 방향으로 노출시키면서 패드 산화막 패턴(132)과 하드 마스크막 패턴(134)으로 이루어지는 패턴 구조물(135)이 형성된다.
도 32 및 도 39를 참조하면, 상기 패턴 구조물(135)을 마스크로 사용한 식각을 실시하여 상기 노출된 기판(130)을 제거한다. 그 결과, 상기 기판(130)에는 트렌치(136)가 형성된다. 이와 같이, 상기 트렌치(136)를 형성한 후, 상기 트렌치 (136)의 측벽에 가해진 손상을 보상하기 위하여 상기 트렌치(136)의 측벽에 산화막(도시되지 않음)을 형성하기도 한다.
도 33 및 도 40을 참조하면, 상기 트렌치(136)와 상기 패턴 구조물(135) 사이의 공간에 절연 물질로 이루어진 트렌치 구조물(137)을 형성한다. 이때, 상기 트렌치 구조물(137)은 매립 특성이 우수한 고밀도 플라즈막 산화막을 형성하는 것이 바람직하다. 아울러, 상기 트렌치 구조물(137)은 적층을 수행한 후, 상기 패턴 구조물(135)의 표면이 노출될 때까지 화학기계적 연마와 같은 평탄화 공정을 수행함으로서 획득한다.
도 34 및 도 41을 참조하면, 상기 패턴 구조물(135)을 제거한다. 그 결과, 상기 트렌치 구조물(137) 사이에서 기판(130)의 표면이 노출된다.
도 35 및 도 42를 참조하면, 상기 트렌치 구조물(137) 사이에서 노출된 기판(130) 상에 터널 산화막(140)을 형성한다. 이때, 본 실시예에서의 터널 산화막(140)은 실시예 3과 동일한 공정을 수행하여 얻을 수 있다. 이어서, 상기 터널 산화막(140)이 형성된 결과물 상에 제1 도전막(142)을 형성한다. 본 실시예에서의 제1 도전막(142) 또한 실시예 3과 동일한 공정을 수행하여 얻을 수 있다. 특히, 본 실시예에서의 제1 도전막(142)은 트렌치 구조물 사이에 충분하게 매립시켜야 하기 때문에 갭-필 마진에 따른 두께를 고려해야 한다. 따라서, 상기 제1 도전막(142)은 약 700 내지 1,500Å의 두께를 갖도록 형성하는 것이 바람직하다. 아울러, 상기 제1 도전막(142)은 적층을 수행한 후, 상기 트렌치 구조물(137)의 표면이 노출될 때까지 화학기계적 연마와 같은 평탄화 공정을 수행함으로서 획득한다.
도 36 및 도 43을 참조하면, 상기 트렌치 구조물(137)을 일 부분 제거한다. 그 결과, 상기 트렌치(136)에는 트렌치 소자 분리막(137a)이 형성되고, 상기 노출된 기판(130) 상에는 터널 산화막 패턴(140) 및 제1 도전막 패턴(도시되지 않음)이 형성된다. 이때, 상기 트렌치 소자 분리막(137a)이 제1 방향으로 배치되기 때문에 상기 터널 산화막 패턴(140) 및 제1 도전막 패턴도 제1 방향으로 배치된다. 이어서, 상기 제1 도전막 패턴을 패터닝한다. 이때, 상기 패터닝은 포토리소그라피 공정에 의해 달성된다. 그 결과, 상기 터널 산화막 패턴(140) 상에는 제1 게이트 패턴(146)이 부분적으로 형성된다.
도 37 및 도 43을 참조하면, 본 실시예에서는 실시예 3과 동일한 방법을 수행하여 상기 제1 게이트 패턴(146)을 갖는 결과물 상에 제1 유전막 패턴(148a)과 제2 유전막 패턴(148b)으로 이루어지는 유전막 패턴 및 제2 게이트 패턴(150)을 형성한다.
따라서, 본 실시예에서도 상기 제1 유전막 패턴(148a)이 상기 제1 게이트 패턴(146)을 둘러싸는 형태로 형성되기 때문에 보다 확장된 면적을 갖는다. 그러므로, 보다 높은 커플링 비의 획득이 가능하다.
그리고, 본 실시예에서는 상기 제2 게이트 패턴으로 형성하기 위한 제2 도전막 상에 금속막과 실리콘 산화막을 형성하고, 이들을 패터닝하여 금속막 패턴과 실리콘 산화막 패턴을 형성하는 방법에 대해서는 생략하기로 한다.
또한, 상기 제1 게이트 패턴이 플로팅 게이트에 해당하고, 상기 제2 게이트 패턴이 콘트롤 게이트에 해당하기 때문에 상기 반도체 장치는 플래시 메모리 장치 인 것이 바람직하다. 따라서, 본 실시예에서는 상기 높은 커플링 비를 획득함으로서 플래시 메모리 장치의 동작 속도를 보다 빠르게 향상시킬 수 있다.
실시예 5
도 45 내지 도 49는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제1 방향으로 자른 단면도들이고, 도 50 내지 도 54는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법을 나타내는 것으로서, 실시예 1의 제2 방향으로 자른 단면도들이다.
도 45 및 도 50을 참조하면, 반도체 기판(170) 상에 터널 산화막, 제1 도전막 및 하드 마스크막을 순차적으로 형성한다. 상기 터널 산화막과 제1 도전막 각각은 실시예 3과 동일한 방법을 수행하여 형성한다. 그리고, 상기 하드 마스크막은 실시예 4와 동일한 방법을 수행하여 형성하는 질화막이다. 이어서, 상기 하드 마스크막, 제1 도전막 및 터널 산화막을 순차적으로 패터닝한다. 그 결과, 상기 기판(170) 상에는 상기 기판(170)의 표면을 노출시키면서 터널 산화막 패턴(172), 제1 도전막 패턴(174) 및 하드 마스크막 패턴(176)으로 이루어진 제1 패턴 구조물(177)이 형성된다. 이때, 상기 패터닝은 주로 포토리소그라피에 의해 달성되고, 상기 기판(170)과 제1 패턴 구조물(177)은 제1 방향으로 서로 반복적으로 배치된다. 아울러, 상기 터널 산화막 패턴(172)은 10 내지 500Å의 두께를 갖도록 형성하는 것이 바람직하고, 상기 제1 도전막 패턴(174)은 700 내지 1,500Å의 두께를 갖도록 형성하는 것이 바람직하다.
도 46 및 도 51을 참조하면, 상기 제1 패턴 구조물(177)을 식각 마스크로 사용한 식각을 실시하여 상기 노출된 기판(170)을 제거한다. 따라서, 상기 기판(170)에는 트렌치가(178) 형성된다.
도 47 및 도 52를 참조하면, 상기 트렌치(178)에 트렌치 소자 분리막(179)을 형성한다. 이때, 상기 트렌치 소자 분리막(179)은 절연 물질로 이루어지는 것이 바람직하고, 매립 특성을 고려할 경우 고밀도 플라즈마 산화막인 것이 바람직하다. 아울러, 상기 트렌치 소자 분리막(179)은 상기 트렌치(178) 및 상기 제1 패턴 구조물(177) 사이의 공간 내에 상기 절연 물질로 이루어진 박막을 형성하고, 상기 제1 패턴 구조물(177)의 표면이 노출될 때까지 화학기계적 연마와 같은 평탄화를 수행한 후, 높이를 낮춤으로서 획득한다. 그리고, 상기 제1 패턴 구조물(177)의 하드 마스막 패턴(176)을 제거한다. 그 결과, 상기 기판(170)에는 트렌치 소자 분리막(179)이 형성되고, 상기 기판(170) 상에는 터널 산화막 패턴(172)과 제1 도전막 패턴(174)으로 이루어진 제2 패턴 구조물(184)이 형성된다. 특히, 상기 트렌치 소자 분리막(179)과 제2 패턴 구조물(184)은 상기 제1 방향으로 서로 반복적으로 배치된다. 아울러, 상기 제2 패턴 구조물(184)에서, 상기 제2 패턴 구조물(184)은 상기 제2 방향을 기준으로 상기 터널 산화막 패턴(172)이 갖는 폭보다 다소 큰 폭을 갖도록 형성할 수도 있다.
도 48 및 도 53을 참조하면, 상기 제2 패턴 구조물(184)의 제1 도전막 패턴(174)을 패터닝한다. 상기 패터닝은 포토리소그라피에 의해 달성된다. 이와 같이, 상기 제1 도전막 패턴(174)을 패터닝한 결과, 상기 터널 산화막 패턴(172) 상에 부 분적으로 제1 게이트 패턴(188)이 형성된다. 즉, 실시예 3에서와 같이, 고립된 랜드 형태를 갖는 제1 게이트 패턴(188)이 형성된다.
도 49 및 도 54를 참조하면, 본 실시예에서는 실시예 3과 동일한 방법을 수행하여 상기 제1 게이트 패턴(188)을 갖는 결과물 상에 제1 유전막 패턴(190a)과 제2 유전막 패턴(190b)으로 이루어지는 유전막 패턴 및 제2 게이트 패턴(192)을 형성한다.
따라서, 본 실시예에서도 상기 제1 유전막 패턴(190a)이 상기 제1 게이트 패턴(188))을 둘러싸는 형태로 형성되기 때문에 보다 확장된 면적을 갖는다. 그러므로, 보다 높은 커플링 비의 획득이 가능하다.
그리고, 본 실시예에서는 상기 제2 게이트 패턴으로 형성하기 위한 제2 도전막 상에 금속막과 실리콘 산화막을 형성하고, 이들을 패터닝하여 금속막 패턴과 실리콘 산화막 패턴을 형성하는 방법에 대해서는 생략하기로 한다.
또한, 상기 제1 게이트 패턴이 플로팅 게이트에 해당하고, 상기 제2 게이트 패턴이 콘트롤 게이트에 해당하기 때문에 상기 반도체 장치는 플래시 메모리 장치인 것이 바람직하다. 따라서, 본 실시예에서는 상기 높은 커플링 비를 획득함으로서 플래시 메모리 장치의 동작 속도를 보다 빠르게 향상시킬 수 있다.
이와 같이, 본 발명에 의하면 플로팅 게이트에 해당하는 제1 게이트 패턴을 고립된 형태로 형성한 후, 유전막 패턴을 형성한다. 그 결과, 유전막 패턴은 제1 게이트 패턴의 전체를 둘러싸는 형태로 형성된다. 따라서, 유전막 패턴이 차지하는 면적이 확장된다. 그러므로, 높은 커플링 비를 용이하게 획득하여 반도체 장치의 동작 속도의 향상을 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (29)

  1. 제1 방향으로 서로 반복적으로 배치되는 액티브 영역과 필드 영역을 갖는 기판;
    상기 기판의 액티브 영역 상에 형성되는 터널 산화막 패턴;
    상기 터널 산화막 패턴 상에 부분적으로 형성되는 제1 게이트 패턴;
    상기 제1 게이트 패턴의 표면 및 상기 제1 게이트 패턴에 의해 노출된 터널 산화막 패턴의 표면 상에 실질적으로 균일하게 형성되는 제1 유전막 패턴과, 상기 제1 방향에 직교하는 제2 방향으로 상기 제1 게이트 패턴의 표면, 상기 제1 게이트 패턴과 인접하는 필드 영역의 표면 및 상기 필드 영역과 인접하는 제1 게이트 패턴의 표면 상에 실질적으로 균일하게 형성되는 제2 유전막 패턴을 포함하는 유전막 패턴; 및
    상기 제2 유전막 패턴 상에 형성된 제2 게이트 패턴을 포함하는 반도체 장치.
  2. 제1 항에 있어서, 상기 필드 영역은 트렌치 소자 분리막에 의해 정의되는 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서, 상기 제1 게이트 패턴은 상기 제2 방향을 기준으로 상기 터널 산화막 패턴이 갖는 폭보다 큰 폭을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1 항에 있어서, 상기 제2 유전막 패턴은 상기 제2 방향으로 동일한 폭을 가지면서 상기 제1 게이트 패턴의 표면, 상기 제1 게이트 패턴과 인접하는 필드 영역의 표면 및 상기 필드 영역과 인접하는 제1 게이트 패턴의 표면 상에 실질적으로 균일하게 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제1 항에 있어서, 상기 제2 게이트 패턴은 상기 제1 방향을 기준으로 상기 제1 게이트 패턴이 갖는 폭보다 큰 폭을 갖는 것을 특징으로 하는 반도체 장치.
  6. 기판에 제1 방향으로 서로 반복적으로 배치되는 액티브 영역과 필드 영역을 정의하는 단계;
    상기 액티브 영역 상에 터널 산화막 패턴을 형성하는 단계;
    상기 터널 산화막 패턴 상에 부분적으로 제1 게이트 패턴을 형성하는 단계;
    상기 제1 게이트 패턴의 표면 및 상기 제1 게이트 패턴에 의해 노출된 터널 산화막 패턴의 표면 상에 제1 유전막 패턴을 실질적으로 균일하게 형성하면서 상기 제1 방향에 직교하는 제2 방향으로 상기 제1 게이트 패턴의 표면, 상기 제1 게이트 패턴과 인접하는 필드 영역의 표면 및 상기 필드 영역과 인접하는 제1 게이트 패턴의 표면 상에 제2 유전막 패턴을 실질적으로 균일하게 형성함으로서 상기 제1 유전막 패턴과 제2 유전막 패턴으로 이루어지는 유전막 패턴을 형성하는 단계; 및
    상기 제2 유전막 패턴 상에 제2 게이트 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제6 항에 있어서, 상기 필드 영역은 트렌치 소자 분리막을 형성함으로서 정의하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6 항에 있어서, 상기 제1 게이트 패턴은 상기 제2 방향을 기준으로 상기 터널 산화막 패턴이 갖는 폭보다 큰 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6 항에 있어서, 상기 제2 유전막 패턴은 상기 제2 방향으로 동일한 폭을 가지면서 상기 제1 게이트 패턴의 표면, 상기 제1 게이트 패턴과 인접하는 필드 영역의 표면 및 상기 필드 영역과 인접하는 제1 게이트 패턴의 표면 상에 실질적으로 균일하게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6 항에 있어서, 상기 제2 게이트 패턴은 상기 제1 방향을 기준으로 상기 제1 게이트 패턴이 갖는 폭보다 큰 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 기판에 제1 방향으로 트렌치 소자 분리막을 형성함으로서 상기 기판에 제1 방향으로 서로 반복적으로 배치되는 액티브 영역과 필드 영역을 정의하는 단계;
    상기 액티브 영역과 필드 영역으로 정의된 기판 상에 터널 산화막과 제1 도전막을 형성하는 단계;
    상기 터널 산화막과 제1 도전막 중에서 필드 영역 상에 형성된 제1 도전막과 터널 산화막을 순차적으로 제거하여 상기 액티브 영역 상에 터널 산화막 패턴을 형성하면서 상기 터널 산화막 패턴 상에 제1 도전막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴을 패터닝하여 상기 터널 산화막 패턴 상에 제1 게이트 패턴을 형성하는 단계;
    상기 제1 게이트 패턴을 갖는 결과물의 표면 상에 유전막을 형성하는 단계;
    상기 유전막 상에 제2 도전막을 형성하는 단계;
    상기 제2 도전막을 패터닝하여 상기 제1 방향에 직교하는 제2 방향으로 상기 제1 게이트 패턴과 상기 제1 게이트 패턴과 인접하는 필드 영역 및 상기 필드 영역과 인접하는 제1 게이트 패턴을 연결하는 상부에 제2 게이트 패턴을 형성하는 단계;
    상기 제2 게이트 패턴을 형성함에 따라 노출되는 유전막을 패터닝하여 상기 제1 게이트 패턴의 표면과 상기 제1 게이트 패턴에 의해 노출된 터널 산화막 패턴의 표면 상에 제1 유전막 패턴을 실질적으로 균일하게 형성하면서 상기 제2 게이트 패턴 아래에 있는 유전막을 제2 유전막 패턴으로 형성함으로서 상기 제1 유전막 패턴과 제2 유전막 패턴으로 이루어지는 유전막 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제11 항에 있어서, 상기 터널 산화막 패턴은 10 내지 500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11 항에 있어서, 상기 제1 도전막은 700 내지 1,500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11 항에 있어서, 상기 제1 도전막과 제2 도전막 각각은 폴리 실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제11 항에 있어서, 상기 유전막은 산화물-질화물-산화물 또는 금속 산화물을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제11 항에 있어서, 상기 제2 게이트 패턴은 상기 제1 방향을 기준으로 상기 제1 게이트 패턴이 갖는 폭보다 큰 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 기판 상에 패드 산화막과 하드 마스크막을 순차적으로 형성하는 단계;
    상기 하드 마스크막과 패드 산화막을 순차적으로 패터닝하여 제1 방향으로 상기 기판을 노출시키면서 패드 산화막 패턴과 하드 마스크막 패턴으로 이루어진 패턴 구조물을 형성하는 단계;
    상기 노출된 기판에 트렌치를 형성하는 단계;
    상기 트렌치와 상기 패턴 구조물 사이의 공간에 절연 물질로 이루어진 트렌치 구조물을 형성하는 단계;
    상기 패턴 구조물을 제거하는 단계;
    상기 패턴 구조물을 제거함으로서 상기 트렌치 구조물 사이에서 노출된 기판 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 제1 도전막을 형성하는 단계;
    상기 트렌치 구조물의 일부를 제거하여 상기 제1 방향으로 서로 반복적으로 배치되는 상기 트렌치에 트렌치 소자 분리막을 형성하면서 상기 노출된 기판 상에 터널 산화막 패턴 및 제1 도전막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴을 패터닝하여 상기 터널 산화막 패턴 상에 제1 게이트 패턴을 형성하는 단계;
    상기 제1 게이트 패턴을 갖는 결과물의 표면 상에 유전막을 형성하는 단계;
    상기 유전막 상에 제2 도전막을 형성하는 단계;
    상기 제2 도전막을 패터닝하여 상기 제1 방향에 직교하는 제2 방향으로 상기 제1 게이트 패턴과 상기 제1 게이트 패턴과 인접하는 트렌치 소자 분리막 및 상기 트렌치 소자 분리막과 인접하는 제1 게이트 패턴을 연결하는 상부에 제2 게이트 패턴을 형성하는 단계; 및
    상기 제2 게이트 패턴을 형성함에 따라 노출되는 유전막을 패터닝하여 상기 제1 게이트 패턴의 표면과 상기 제1 게이트 패턴에 의해 노출된 터널 산화막 패턴의 표면 상에 제1 유전막 패턴을 실질적으로 균일하게 형성하면서 상기 제2 게이트 패턴 아래에 있는 유전막을 제2 유전막 패턴으로 형성함으로서 상기 제1 유전막 패턴과 제2 유전막 패턴으로 이루어지는 유전막 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  18. 제17 항에 있어서, 상기 트렌치 구조물을 형성하는 단계는,
    상기 트렌치와 상기 패턴 구조물 사이의 공간에 충분하게 매립되는 절연 물질로 이루어진 박막을 형성하는 단계; 및
    상기 패턴 구조물의 표면이 노출될 때까지 상기 박막을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17 항에 있어서, 상기 제1 도전막을 형성하는 단계는,
    상기 트렌치 구조물 사이에서 노출된 기판 상에 형성한 터널 산화막 상에 도전 물질로 이루어진 박막을 형성하는 단계; 및
    상기 트렌치 구조물의 표면이 노출될 때까지 상기 박막을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제17 항에 있어서, 상기 터널 산화막 패턴은 10 내지 500Å의 두께를 갖도록 형성하고, 상기 제1 도전막 패턴은 700 내지 1,500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제17 항에 있어서, 상기 제1 도전막과 제2 도전막 각각은 폴리 실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제17 항에 있어서, 상기 유전막은 산화물-질화물-산화물 또는 금속 산화물을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제17 항에 있어서, 상기 제2 게이트 패턴은 상기 제1 방향을 기준으로 상기 제1 게이트 패턴이 갖는 폭보다 큰 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 기판 상에 터널 산화막, 제1 도전막 및 하드 마스크막을 순차적으로 형성하는 단계;
    패터닝을 수행하여 제1 방향으로 상기 기판을 노출시키면서 터널 산화막 패턴, 제1 도전막 패턴 및 하드 마스크막 패턴으로 이루어진 제1 패턴 구조물을 형성하는 단계;
    상기 노출된 기판에 트렌치를 형성하는 단계;
    상기 트렌치에 절연 물질로 이루어진 트렌치 소자 분리막을 형성하는 단계;
    상기 하드 마스크막 패턴을 제거함으로서 상기 제1 방향으로 서로 반복적으로 배치되는 상기 트렌치 소자 분리막 및 상기 터널 산화막 패턴과 제1 도전막 패턴으로 이루어진 제2 패턴 구조물을 형성하는 단계;
    상기 제1 도전막 패턴을 패터닝하여 상기 터널 산화막 패턴 상에 제1 게이트 패턴을 형성하는 단계;
    상기 제1 게이트 패턴을 갖는 결과물의 표면 상에 유전막을 형성하는 단계;
    상기 유전막 상에 제2 도전막을 형성하는 단계;
    상기 제2 도전막을 패터닝하여 상기 제1 방향에 직교하는 제2 방향으로 상기 제1 게이트 패턴과 상기 제1 게이트 패턴과 인접하는 트렌치 소자 분리막 및 상기 트렌치 소자 분리막과 인접하는 제1 게이트 패턴을 연결하는 상부에 제2 게이트 패턴을 형성하는 단계; 및
    상기 제2 게이트 패턴을 형성함에 따라 노출되는 유전막을 패터닝하여 상기 제1 게이트 패턴의 표면과 상기 제1 게이트 패턴에 의해 노출된 터널 산화막 패턴의 표면 상에 제1 유전막 패턴을 실질적으로 균일하게 형성하면서 상기 제2 게이트 패턴 아래에 있는 유전막을 제2 유전막 패턴으로 형성함으로서 상기 제1 유전막 패턴과 제2 유전막 패턴으로 이루어지는 유전막 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  25. 제24 항에 있어서, 상기 트렌치 소자 분리막을 형성하는 단계는,
    상기 트렌치와 상기 제1 패턴 구조물 사이의 공간에 충분하게 매립되는 절연 물질로 이루어진 박막을 형성하는 단계;
    상기 제1 패턴 구조물의 표면이 노출될 때까지 상기 박막을 연마하는 단계; 및
    상기 박막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제24 항에 있어서, 상기 터널 산화막 패턴은 10 내지 500Å의 두께를 갖도록 형성하고, 상기 제1 도전막 패턴은 700 내지 1,500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제24 항에 있어서, 상기 제1 도전막과 제2 도전막 각각은 폴리 실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제24 항에 있어서, 상기 유전막은 산화물-질화물-산화물 또는 금속 산화물을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제24 항에 있어서, 상기 제2 게이트 패턴은 상기 제1 방향을 기준으로 상기 제1 게이트 패턴이 갖는 폭보다 큰 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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