KR100630763B1 - 다중 채널을 갖는 ｍｏｓ 트랜지스터의 제조방법 - Google Patents
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Abstract
최상부 채널 영역의 손상 및 유실을 방지할 수 있는 다중 채널을 갖는 MOS 트랜지스터의 제조방법을 개시한다. 개시된 본 발명은, 먼저, 반도체 기판상에 식각 선택비가 상이한 복수의 제 1 물질층 및 제 2 물질층이 교대로 적층되어 있는 적층 구조물을 형성한다. 상기 적층 구조물의 소정 부분에 액티브 마스크를 형성한다음, 상기 액티브 마스크에 의해 액티브 영역을 한정한다. 그후에, 상기 액티브 마스크를 잔류시킨 채로, 상기 적층 구조물의 측벽면을 노출시킨다. 이어서, 노출된 적층 구조물의 측벽면을 통하여 상기 제 1 물질층을 선택적으로 제거하여 다수의 터널을 형성한 다음, 액티브 마스크를 제거하고, 상기 터널이 매립되도록 상기 액티브 영역 상에 게이트 전극을 형성한다.
GAA(gate all around), 다중 채널(multi-channel), 탑 채널, 손상
Description
도 1a 내지 도 1f는 종래의 다중 채널을 갖는 MOS 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2는 종래의 방식에 따라 형성된 MOS 트랜지스터의 채널 영역을 보여주는 TEM(transmission electron microscope) 사진이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 다중 채널을 갖는 MOS 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 4는 도 3a 내지 도 3h의 공정에 의해 형성된 다중 채널을 갖는 MOS 트랜지스터의 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 제 1 물질층 115 : 제 2 물질층
120 : 적층 구조물 135,135a : 액티브 마스크 145 : 소자 분리막
150 : 더미 게이트층 165a,165b : 소오스/드레인 영역
170 : 실리콘 질화막 175 : 리세스 185 : 게이트 전극
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 다중 채널을 갖는 MOS(metal oxide semiconductor)의 제조방법에 관한 것이다.
반도체 소자의 집적 밀도가 증가됨에 따라, 한정된 공간에 더 많은 수의 소자를 집적시키기 위하여 MOS 트랜지스터의 크기 즉, MOS 트랜지스터의 채널 길이 및 폭을 감소시키고 있다. 이와 같이 MOS 트랜지스터의 채널 길이 및 폭을 감소시키면 집적 회로의 고집적화는 달성할 수 있으나, 드레인 유기 장벽 저하(DIBL:drain induced barrier lowering), 핫 캐리어 이펙트(hot carrier effect) 및 펀치 스루(punch through) 등과 같이 MOS 트랜지스터를 비정상적으로 구동시키는 단채널 효과(short channel effect) 및 MOS 트랜지스터의 쓰레쉬홀드(threshold) 전압이 감소되는 협채널 효과(narrow width effect)가 발생된다.
현재에는 상기한 단채널 및 협채널 효과를 방지하기 위하여, MOS 트랜지스터의 채널 길이 및 폭이 3차원적으로 연장된 MOS 트랜지스터 구조가 제안되고 있으며, 대표적으로 핀(fin) 타입, DELTA(fully DEpleted Lean-channel TrAnsistor) 타입 및 GAA(Gate All Around) 타입이 있다.
상기 핀 타입의 MOS 트랜지스터는 채널이 형성되는 액티브 영역이 핀 구조로 형성되어, 게이트 전극이 핀 형태의 액티브 영역의 상면 및 측벽을 감싸도록 형성된다. 그러므로 채널 길이(경우에 따라 폭)가 상대적으로 연장되는 효과가 있다. 이러한 핀 구조의 MOS 트랜지스터는 미합중국 특허의 일예가 6,413,802호에 개시되 어 있다.
DELTA 타입의 MOS 트랜지스터는 돌출된 채널 영역을 가지며, 게이트 전극이 돌출된 채널 영역 표면에 형성되어 채널 길이(또는 폭)를 상대적으로 연장된다. 이러한 DELTA 구조의 MOS 트랜지스터의 일 예가 미합중국 특허 4,996,574호에 개시되어 있다.
반면, GAA 타입의 MOS 트랜지스터는 핀 타입 및 DELTA 타입 보다 발전된 형태로서, 다층의 게이트에 의해 다중 채널이 형성되는 구조이다. 이와 같은 GAA 구조의 MOS 트랜지스터는 마치 기판의 내부에 다층의 게이트 전극이 매립되어 있는 형태를 갖는다. 이에따라, 이러한 다층의 게이트 전극의 외주에서 브릿지(bridge) 형태로 연장된 채널이 발생된다. 그러므로, GAA MOS 트랜지스터는 종래의 플래너 타입, 핀 타입 및 DELTA 타입의 MOS 트랜지스터의 채널 길이(또는 폭) 보다 크게 연장된 채널 길이를 가질 수 있다. 이와 같은 GAA 구조의 일예가 미합중국 특허 6,605,847 및 일본 공개 특허 2005-79517호 등에 개시되어 있다.
여기서, 종래의 GAA 구조의 MOS 트랜지스터의 제조방법을 설명하도록 한다.
도 1a를 참조하여, 반도체 기판(10) 상에 제 1 물질층(15) 및 제 2 물질층(20)을 교대로 적층하여, 적층 구조물(25)을 형성한다. 제 1 물질층(15)은 게이트 전극이 형성될 공간을 마련하기 위하여 제공되는 층으로, 예를 들어, 실리콘 게르마늄층이 이용될 수 있고, 제 2 물질층(20)은 이후 채널로 작용하는 영역으로 예를 들어 실리콘 층이 이용될 수 있다.
다음, 적층 구조물(25) 상부의 소정 부분에 액티브 마스크, 예컨대, 패드 산 화막과 실리콘 질화막 마스크를 형성한다음, 액티브 마스크 형태로 적층 구조물(25)을 식각하여 트렌치를 형성한다. 이어서 도 1b에 도시된 바와 같이, 트렌치내부에 절연물을 충진하여, 소자 분리막(30)을 형성한다. 다음 공지의 방식으로 액티브 마스크를 제거한다. 액티브 마스크 제거시, 상기 반도체 기판(10) 표면에는 패드 산화막이 잔류할 수 있다.
도 1c에 도시된 바와 같이, 소자 분리막(30)이 형성된 반도체 기판(10) 결과물 상부에 실리콘 질화막으로 된 식각 저지막(35)을 전면에 증착하고, 식각 저지막(35) 상부에 더미 게이트층(40)을 형성한다. 더미 게이트층(40)을 게이트 전극의 형태로 패터닝한다음, 상기 더미 게이트층(40)을 마스크로 하여 상기 식각 저지막(35) 및 적층 구조물(25)을 식각한다.
도 1d에 도시된 바와 같이, 상기 적층 구조물의 식각에 의해 노출된 반도체 기판(10)을 에피택셜 성장(epitaxial growth)시켜, 소오스/드레인 영역(45a,45b)을 형성한다. 그후, 더미 게이트층(40)을 포함하도록 실리콘 질화막(50)을 형성한다.
그 다음, 도 1e를 참조하면, 상기 더미 게이트층(40)을 선택적으로 제거하고, 상기 적층 구조물(25) 표면 및 소자 분리막(30) 표면이 노출되도록 식각 저지막(35)을 제거한다. 그후, 실리콘 질화막(50)을 마스크로 하여 상기 소자 분리막(30)을 식각하여 소자 분리막(30)에 리세스(55)를 형성한다. 이때, 상기 리세스(55)의 형성에 의해 상기 적층 구조물(25)의 측벽면이 노출된다.
이어서, 도 1f에 도시된 바와 같이, 노출된 적층 구조물(25) 측벽면을 통해 상기 제 1 물질층(15)을 식각,제거하여, 상기 적층 구조물(25)내에 복수의 터널을 형성한다. 다음, 제 2 물질층(20) 표면의 패드 산화막을 제거한다음, 노출된 제 2 물질층(20) 표면 및 반도체 기판(10) 표면에 게이트 절연막(60)을 형성한다. 그후, 리세스 영역(55) 및 터널이 충진되도록 게이트 전극(65)을 형성한다. 이와 같은 GAA 타입의 MOS 트랜지스터를 제작하는 유사한 방법이 일본 공개 특허 2005-79517호에 개시되었다.
그런데, 종래의 GAA 타입의 MOS 트랜지스터를 제작하는 방법은, 소자 분리막에 리세스를 형성하는 공정 및 복수의 터널을 형성하기 위한 제 1 물질층을 제거하는 공정 모두가 적층 구조물(25)이 오픈된 상태로 진행된다.
이로 인해 적층 구조물(25)의 최상부에 위치하는 제 2 물질층이 식각 가스와 같은 식각 매체에 노출되어 손상을 입거나 유실된다. 이에 대해 보다 구체적으로 설명하면, 알려진 바와 같이 제 1 물질층(15)으로 주로 이용되는 실리콘 게르마늄층과 제 2 물질층(20)으로 이용되는 실리콘층은 식각 선택비가 상이하다 하더라도, 서로의 식각 가스에 영향을 받는 것으로 알려져있다. 그러므로 인해, 제 1 물질층(15)을 선택적으로 제거하기 위한 공정시, 최상부의 제 2 물질층(20)이 전면 노출되어지므로, 제 1 물질층(15)을 제거하기 위한 식각 가스에 의해 일부 영향을 받게 된다.
또한, 소자 분리막(40)을 구성하는 실리콘 산화막과 제 2 물질층(20)을 구성하는 실리콘막의 식각 선택비 역시 상이하다 할지라도, 비교적 깊은 깊이를 갖는 리세스를 형성하기 위하여 장시간의 실리콘 산화막(소자 분리막)의 식각 공정을 진행하게 되면, 외부에 노출된 최상부의 제 2 물질층(20)은 식각 가스에 의해 손상을 입게 된다.
이로 인해, 최상부에 위치하는 제 2 물질층(20)은 그 하부의 다른 제 2 물질층에 비해 식각 가스의 어택(attack)을 받게 되어 유실되는 일이 빈번해진다. 특히, 제 2 물질층(20)은 GAA 타입 MOS 트랜지스터에서 채널로 동작하는 부분이므로, 제 2 물질층(20)의 손상이나 두께 불균일은 MOS 트랜지스터의 모빌리티(mobility) 특성을 나쁘게 할 뿐만 아니라, 전체적인 동작 특성을 저해하는 원인이 된다.
도 2는 종래와 같은 방식으로 GAA 구조의 MOS 트랜지스터를 제작하였을 때의 채널 영역을 보여주는 TEM(transmission eletron microscope) 사진이다. 도 2를 참조하여 보면, 가장 상부에 위치하는 제 2 물질층(20)은 식각 가스의 집중적인 어택에 의해 그 하부에 위치하는 제 2 물질층(20)의 두께에 비해 불균일한 두께를 갖는 것을 확인할 수 있다.
따라서, 본 발명의 목적은 최상부 채널 영역의 손상 및 유실을 방지할 수 있는 다중 채널을 갖는 MOS 트랜지스터의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한, 본 발명의 일 실시예에 따르면, 먼저, 반도체 기판상에 식각 선택비가 상이한 복수의 제 1 물질층 및 제 2 물질층이 교대로 적층되어 있는 적층 구조물을 형성한다. 상기 적층 구조물의 소정 부분에 액티브 마스크를 형성한다음, 상기 액티브 마스크에 의해 액티브 영역을 한정한다. 그후에, 상기 액티브 마스크를 잔류시킨 채로, 상기 적층 구조물의 측벽면을 노출 시킨다. 이어서, 노출된 적층 구조물의 측벽면을 통하여 상기 제 1 물질층을 선택적으로 제거하여 다수의 터널을 형성한다음, 액티브 마스크를 제거하고, 상기 터널이 매립되도록 상기 액티브 영역상에 게이트 전극을 형성한다.
또한, 본 발명의 다른 실시예에 따르면, 먼저, 반도체 기판에 다수의 희생 게이트층 및 다수의 채널층이 교대로 반복 적층된 적층 구조물을 형성한다. 상기 적층 구조물 상부의 소정 부분에 액티브 마스크를 형성하고, 상기 액티브 마스크의 형태로 적층 구조물을 식각하여 액티브 영역을 한정한다음, 상기 액티브 영역 사이의 공간에 소자 분리막을 형성한다. 그후에, 상기 액티브 영역의 소정 부분에 소오소/드레인 영역을 형성하고, 상기 액티브 마스크를 잔류시킨 채로 상기 적층 구조물의 측벽면이 노출되도록 상기 소자 분리막에 리세스를 형성한다. 이어서, 상기 노출된 적층 구조물의 측벽면을 통하여 상기 희생 게이트층을 선택적으로 제거하여 다수의 터널을 형성한 후, 상기 액티브 마스크를 제거하고, 상기 다수의 터널을 매립하면서 상기 액티브 영역 상에 게이트 전극을 형성한다.
상기 희생 게이트층 및 채널층은 소정의 식각 조건에서 식각 선택비를 갖는 단결정 반도체막일 수 있고, 상기 반도체 기판이 실리콘 기판 또는 SOI 기판의 경우, 상기 희생 게이트층은 실리콘 게르마늄층으로 형성하고, 상기 채널층은 실리콘층으로 형성할 수 있다.
상기 소자 분리막을 형성하는 단계는, 상기 액티브 영역 사이의 공간이 충진되도록 절연막을 증착하는 단계와, 상기 절연막 및 액티브 마스크를 평탄화하는 단계를 포함하며, 상기 평탄화 단계는 상기 액티브 마스크의 실리콘 질화막이 소정 두께만큼 잔류하도록 평탄화시킨다. 이에 의해 소자 분리막이 적층 구조물 표면으로부터 소정 길이 돌출되도록 하여, 후속의 식각 공정시 유실되는 것이 보상된다.
상기 소오스/드레인 영역은 다음과 같은 방법으로 형성될 수 있다. 먼저, 상기 액티브 마스크상의 소정 부분에 더미 게이트 패턴을 형성한다음, 상기 더미 게이트 패턴의 형태로 액티브 마스크를 패터닝한다. 그후에, 상기 더미 게이트 패턴 및 액티브 마스크에 의해 노출된 적층 구조물을 식각하여 반도체 기판을 노출시킨다. 다음, 상기 노출된 반도체 기판을 에피택셜 성장시켜, 에피택셜 성장층을 형성하고, 상기 에피택셜 성장층에 불순물을 주입한다.
상기 소자 분리막내에 리세스를 형성하는 단계는, 상기 더미 게이트 패턴을 포함하도록 상기 반도체 기판 결과물 상부에 실리콘 질화막을 형성하는 단계와, 상기 더미 게이트 패턴을 선택적으로 제거하는 단계와, 상기 실리콘 질화막을 마스크로 하여 상기 소자 분리막을 식각하는 단계로 구성될 수 있다.
상기 게이트 전극을 형성하는 단계는, 상기 반도체 기판 상부 표면, 터널 내부 표면 및 제 2 물질층 상부 표면에 게이트 절연막을 형성하는 단계와, 상기 터널 및 상기 리세스가 충진되도록 반도체 기판상에 도전층을 증착하는 단계와, 상기 도전층을 상기 실리콘 질화막이 노출되도록 평탄화하는 단계로 구성될 수 있다.
이와 같은 본 실시예에 의하면, 액티브 영역을 한정하는 액티브 마스크를 다수의 터널을 형성한 후에 제거하므로써, 터널을 형성하기 이전까지의 식각 공정으로부터 채널(제 2 물질층) 특히 최상부의 채널층을 보호할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한 다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다.
본 발명은 액티브 영역(혹은 소자 분리막)을 한정하기 위하여 제공되는 액티브 마스크를 다수의 게이트 터널을 형성한 후에 제거하므로써, 최상부의 채널 영역의 손상 및 유실이 방지될 것이다. 이러한 액티브 마스크는 채널 영역에 위치되어 식각 저지막으로서 동작하므로서 별도의 식각 저지막의 형성을 배제시킬 수 있을 것이다.
이하의 실시예에서는, 액티브 마스크를 게이트 터널을 형성한 후에 제거하여 최상부의 채널을 보호하는 다중 채널을 갖는 MOS 트랜지스터의 제조 방법의 일예에 대하여 도면을 통하여 설명한다.
도 3a 내지 도 3h는 본 발명에 따른 다중 채널을 갖는 MOS 트랜지스터의 제조방법을 설명하기 위한 각 공정별 단면도이고, 도 4는 본 발명에 따라 제작된 다중 채널을 갖는 MOS 트랜지스터의 평면도이다. 참고로, 도 3a 내지 도 3h의 "x"부분은 게이트 전극과 직교하는 방향 즉, 도 4의 x-x'선 방향으로 바라본 상태를 나타낸 단면이고, 도 3a 내지 도 3h의 "y" 부분은 게이트 전극과 평행하는 방향, 즉 도 4의 y-y' 방향으로 바라본 상태를 나타낸 단면이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(100)을 준비한다. 반도체 기판(100)은 벌크 실리콘(bulk Si) 기판, 실리콘 게르마늄(SiGe) 기판, SOI(silicon on insulator) 기판 및 SGOI(SiGe on insulator) 기판 중 선택되는 하나가 이용될 수 있다. 반도체 기판(100)상에 복수의 제 1 물질층(110) 및 복수의 제 2 물질층(115)을 순차적으로 교대로 적층하여, 적층 구조물(120)을 형성한다. 상기 제 1 물질층(110) 및 제 2 물질층(115)은 적어도 2 주기 이상 반복 적층함이 바람직하며,상기 제 1 및 제 2 물질층(110,115)은 예컨대 에피택셜 성장법으로 형성될 수 있다. 상기 제 1 물질층(110)은 이후 게이트 전극이 형성될 공간을 마련하기 위하여 제공되는 층으로 예를 들어 희생 게이트층이라 불리어질 수도 있고, 제 2 물질층(115)은 이후 MOS 트랜지스터의 채널이 형성될 층으로 예를 들어 채널층으로 불리어질 수도 있다. 이들 제 1 및 제 2 물질층은 소정의 식각 조건에서 식각 선택비를 갖는 단결정 반도체막임이 바람직하다. 예컨대, 상기 제 1 물질층(110)은 반도체 기판(100)이 실리콘 기판이거나 SOI 기판인 경우, 실리콘 게르마늄층이 이용될 수 있고, 반도체 기판(100)이 실리콘 게르마늄 기판이거나 SGOI 기판인 경우 실리콘막이 이용될 수 있다. 또한, 제 2 물질층(115)은 상기 반도체 기판(100)을 구성하는 물질과 동일한 물질로 형성될 수 있다. 각각의 제 1 물질층(110)은 20 내지 30nm 정도의 두께로 형성되고, 각각의 제 2 물질층(115)은 10 내지 20nm 두께로 형성될 수 있다.
그 다음, 적층 구조물(120) 상부에 약 200 내지 300Å 두께로 패드 산화막 (125)을 형성하고, 그 상부에 850 내지 1200Å 두께로 실리콘 질화막(130)을 형성한다음, 실리콘 질화막(130) 및 패드 산화막(125)을 소자 분리막 예정 영역이 노출되도록 패터닝하여, 도 3b에 도시된 것과 같이, 액티브 마스크(135)를 형성한다. 상기한 액티브 마스크(135)를 이용하여, 적층 구조물(120) 및 반도체 기판(100)을 소정 부분 식각하여, 트렌치(140)를 형성한다.
도 3c를 참조하면, 상기 트렌치(140)가 충진되도록 반도체 기판(100) 결과물 상부에 절연막을 증착한다. 그 다음, 상기 절연막 및 액티브 마스크(135a)를 평탄화, 예컨대, 화학적 기계적 연마하여, STI막(shallow trench isolation : 145)을 형성한다. 예컨대, 상기 절연막 및 액티브 마스크(135a)는 상기 액티브 마스크(135a)의 질화막이 300 내지 500Å 정도 잔류하도록 평탄화된다. 이에따라, STI막(145)은 적층 구조물(120)의 표면으로부터 일정 두께만큼 돌출 되어진다.
그후, 도 3d에 도시된 바와 같이, 액티브 마스크(135a)를 제거하지 않은 채로, 액티브 마스크(135a) 및 STI막(145) 상부에 더미 게이트층(150) 및 하드 마스크막(155)을 순차적으로 형성한다. 상기 더미 게이트층(150)으로는 실리콘 산화막이 이용될 수 있으며, 상기 하드 마스크막(155)으로는 실리콘 질화막이 이용될 수 있다. 하드 마스크막(155) 상부에 게이트 전극을 한정하기 위한 포토레지스트 패턴(157)을 공지의 포토 리소그라피 방식으로 형성한다.
도 4e를 참조하면, 상기 포토 레지스트 패턴(157)을 마스크로 이용하여 하드 마스크막(155)을 패터닝한다음, 상기 포토레지스트 패턴(157)을 제거한다. 그리고 나서, 패터닝된 하드 마스크막(155)을 마스크로 이용하여 더미 게이트층(150)을 식 각하여 더미 게이트 패턴(150a)을 형성한다. 이때, 더미 게이트층(150)의 식각 공정은 액티브 마스크(135a)의 실리콘 질화막(130a)이 노출되는 점을 식각 저지점으로 정하여 진행한다. 이어서, 더미 게이트 패턴(150a)을 마스크로 하여, 노출된 하드 마스크막(155) 및 액티브 마스크(135a)를 제거한다. 이때, 더미 게이트 패턴(150a)을 식각하는 공정 및 상기 액티브 마스크(135a)의 패드 산화막(125)을 제거하는 공정시, 더미 게이트 패턴(150a)과 STI막(145) 사이에 식각 저지막의 부재로 인해 STI막(145)이 일부 유실될 수 있다. 그러나, 상기 STI막(145) 형성시 액티브 마스크(135a)를 일정 두께 이상 잔류시킴에 따라 STI막(145)이 상대적으로 두껍게 형성되었으므로, 더미 게이트 패턴(150a) 및 패드 산화막(125) 제거 공정시, STI막(145) 두께 유실을 보상할 수 있다.
이어서, 남겨진 더미 게이트 패턴(150a) 및 STI막(145)을 마스크로 이용하여 노출된 적층 구조물(120)을 제거하여, 소오스/드레인 영역이 형성될 공간(160)을 마련한다.
다음, 도 3f에 도시된 바와 같이, 소오스/드레인 영역이 형성될 공간(160)에 노출된 반도체 기판(100) 및 적층 구조물(120)을 에피택셜 성장시켜, 상기 소오스/드레인 영역이 형성될 공간(160)에 에피택셜막을 형성한다. 다음, 상기 에피택셜막막에 불순물, 예컨대 반도체 기판(100)과 반대 타입의 불순물을 도핑하여, 소오스/드레인 영역(165a,165b)을 형성한다. 소오스/드레인 영역(165a,165b) 사이의 반도체 기판(100) 영역에는 채널 스탑을 위하여 소오스/드레인 영역(165a,165b)과 반대 타입의 불순물 영역(도시되지 않음)이 더 형성할 수 있다.
그 후에, 상기 더미 게이트 패턴(150a) 사이의 공간이 매립될 수 있도록, 반도체 기판(100) 결과물 상부에 실리콘 질화막(170)을 증착한다음, 상기 실리콘 질화막(170)을 더미 게이트 패턴(150a) 표면이 노출되도록 화학적 기계적 연마한다.
그 다음, 실리콘 질화막(170) 사이의 더미 게이트 패턴(150a)을 도 3g에 도시된 것과 같이 선택적으로 제거한다. 이때, 더미 게이트 패턴(150a)은 건식 식각 방식으로 제거될 수 있다. 이어서, 실리콘 질화막(170)을 마스크로 하여 STI막(145)을 식각하여 STI막(145)내에 리세스(recess:175)를 형성한다. STI막(145)에 형성된 리세스(175)에 의해 상기 적층 구조물(120)의 측벽면이 노출된다(도 3g의 y부분 참조). 상기 리세스(175) 형성시, 상기 STI막(145)과 더미 게이트 패턴(150a) 사이에 식각 저지막이 존재하지 않으므로, 한번의 공정으로 더미 게이트 패턴(150a)을 제거하고 리세스(175a)를 형성할 수 있다. 이때, 상기 채널이 형성될 적층 구조물(120)의 상부에 액티브 마스크(135a)가 잔류하고 있어, 상기 더미 게이트 패턴(150a)의 제거 공정 및 상기 STI막(145)에 리세스(175)를 형성하는 공정시 적층 구조물(120)의 최상부, 즉 최상부 제 2 물질층(115)이 식각 매체(식각 가스)로부터 보호된다.
이어서, 노출된 적층 구조물(120)의 측벽면을 통하여, 제 1 물질층(110)을 선택적으로 제거하여, 상기 제 2 물질층(115) 사이에 복수의 터널을 형성한다. 이때, 제 1 물질층(110)은 건식 식각 또는 습식 식각 방식으로 제거될 수 있다. 이때도 역시, 상기 적층 구조물(120)의 최상부는 액티브 마스크(135a)에 의해 덮혀 있으므로, 상기 식각 매체에 의해 어택을 받지 않는다.
다음, 도 3h 및 도 4에 도시된 바와 같이, 잔류하는 액티브 마스크(135a)를 공지의 방식으로 제거한다. 이때 액티브 마스크(135a)를 구성하는 패드 산화막 및 실리콘 질화막은 실리콘막과 우수한 식각 선택비를 가지므로, 적층 구조물, 즉 제 2 물질층(115)의 손실 없이 선택적으로 제거할 수 있다.
그후, 노출된 제 2 물질층(115) 상부 표면, 상기 터널의 내부 표면 및 반도체 기판의 상부 표면에 게이트 절연막(180)을 형성한다. 상기 게이트 절연막(180)은 열산화 방식으로 형성될 수 있다. 다음, 반도체 기판(100) 결과물 상부에 상기 리세스(175) 및 복수의 터널이 충분히 충진되도록 도전층을 증착한다음, 상기 실리콘 질화막(170)이 노출되도록 평탄화하여 게이트 전극(185)을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 액티브 영역을 한정하는 액티브 마스크를 다중 채널을 한정하기 위한 다수의 터널을 형성한 후에 제거한다. 이에 의해, 터널을 형성하기 이전까지의 식각 공정으로부터 최상부 채널층을 보호할 수 있어, 최상부 채널의 손상 및 유실이 방지되어, 균일한 채널 길이를 확보할 수 있다. 따라서, 다중 채널 MOS 트랜지스터의 모빌리티 특성을 개선할 수 있다.
또한, 본 실시예에서는 식각 저지막 대신 액티브 마스크를 사용하므로써, 한단계의 공정을 감축할 수 있어 제조 비용을 감축시키는 효과가 또한 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (21)
- 반도체 기판상에 식각 선택비가 상이한 복수의 제 1 물질층 및 제 2 물질층이 교대로 적층되어 있는 적층 구조물을 형성하는 단계;상기 적층 구조물의 소정 부분에 액티브 마스크를 형성하는 단계;상기 액티브 마스크에 의해 액티브 영역을 한정하는 단계;상기 액티브 마스크를 잔류시킨 채로, 상기 적층 구조물의 측벽면을 노출시키는 단계;상기 노출된 적층 구조물의 측벽면을 통하여 상기 제 1 물질층을 선택적으로 제거하여 다수의 터널을 형성하는 단계;상기 액티브 마스크를 제거하는 단계; 및상기 터널이 매립되도록 상기 액티브 영역상에 게이트 전극을 형성하는 단계를 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 1 물질층은 상기 반도체 기판과 식각 선택비가 다른 물질로 형성하는 것을 특징으로 하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제 2 물질층은 단결정 반도체층으로 형성하는 것을 특징으로 하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 반도체 기판이 실리콘 기판 또는 SOI 기판의 경우,상기 제 1 물질층은 실리콘 게르마늄층으로 형성하고, 상기 제 2 물질층은 실리콘층으로 형성하는 것을 특징으로 하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 액티브 마스크를 형성하는 단계는,상기 반도체 기판상에 패드 산화막을 형성하는 단계;상기 패드 산화막 상부에 실리콘 질화막을 형성하는 단계; 및상기 실리콘 질화막 및 패드 산화막을 소정 부분 패터닝하는 단계를 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 5 항에 있어서, 상기 패드 산화막은 200 내지 300Å 두께로 형성하고, 상기 실리콘 질화막은 850 내지 1200Å 두께로 형성하는 것을 특징으로 하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 액티브 영역을 한정하는 단계는,상기 액티브 마스크의 형태로 상기 적층 구조물 및 반도체 기판을 소정 부분 식각하는 단계;상기 액티브 마스크 사이의 공간이 충진되도록 반도체 기판 결과물 상부에 절연막을 형성하는 단계;상기 절연막 및 상기 액티브 마스크를 평탄화하여, 소자 분리막을 형성하는 단계를 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 절연막 및 액티브 마스크를 평탄화하는 단계는, 상기 액티브 마스크의 실리콘 질화막이 200 내지 300Å정도 잔류하도록 평탄화하는 것을 특징으로 하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 7 항에 있어서, 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계를 더 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 9 항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계는,상기 액티브 마스크상의 소정 부분에 더미 게이트 패턴을 형성하는 단계;상기 더미 게이트 패턴의 형태로 액티브 마스크를 패터닝하는 단계;상기 더미 게이트 패턴 및 액티브 마스크에 의해 노출된 적층 구조물을 식각하여 반도체 기판을 노출시키는 단계;상기 노출된 반도체 기판을 에피택셜 성장시켜, 에피택셜 성장층을 형성하는 단계; 및상기 에피택셜 성장층에 불순물을 주입하는 단계를 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 10 항에 있어서, 상기 더미 게이트 패턴을 형성하는 단계는,상기 액티브 마스크상에 더미 게이트층을 형성하는 단계;상기 더미 게이트층상에 하드 마스크막을 형성하는 단계;상기 하드 마스크막 상에 포토레지스트 패턴을 형성하는 단계; 및상기 포토 레지스트 패턴의 형태로 하드 마스크막 및 더미 게이트층을 패터닝하는 단계를 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 10 항에 있어서, 상기 더미 게이트 패턴은 실리콘 산화막인 것을 특징으로 하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 9 항에 있어서, 상기 적층 구조물의 측벽면을 노출시키는 단계는,상기 더미 게이트 패턴을 포함하도록 상기 반도체 기판 결과물 상부에 실리콘 질화막을 형성하는 단계;상기 더미 게이트 패턴을 선택적으로 제거하는 단계; 및상기 실리콘 질화막을 마스크로 하여 상기 소자 분리막을 식각하는 단계를 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극을 형성하는 단계는,상기 반도체 기판 상부 표면, 터널 내부 표면 및 제 2 물질층 상부 표면에 게이트 절연막을 형성하는 단계;상기 터널 및 상기 리세스가 충진되도록 반도체 기판상에 도전층을 증착하는 단계; 및상기 도전층을 상기 실리콘 질화막이 노출되도록 평탄화하는 단계를 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 반도체 기판에 다수의 희생 게이트층 및 다수의 채널층이 교대로 반복 적층된 적층 구조물을 형성하는 단계;상기 적층 구조물 상부의 소정 부분에 액티브 마스크를 형성하는 단계;상기 액티브 마스크의 형태로 적층 구조물을 식각하여 액티브 영역을 한정하는 단계;상기 액티브 영역 사이의 공간에 소자 분리막을 형성하는 단계;상기 액티브 영역의 소정 부분에 소오소/드레인 영역을 형성하는 단계;상기 액티브 마스크를 잔류시킨 채로, 상기 적층 구조물의 측벽면이 노출되도록 상기 소자 분리막에 리세스를 형성하는 단계;상기 노출된 적층 구조물의 측벽면을 통하여 상기 희생 게이트층을 선택적으로 제거하여, 다수의 터널을 형성하는 단계;상기 액티브 마스크를 제거하는 단계; 및상기 다수의 터널을 매립하면서 상기 액티브 영역 상에 게이트 전극을 형성하는 단계를 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 15 항에 있어서, 상기 희생 게이트층 및 채널층은 소정의 식각 조건에서 식각 선택비를 갖는 단결정 반도체막인 것을 특징으로 하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 15 항에 있어서, 상기 반도체 기판이 실리콘 기판 또는 SOI 기판의 경우,상기 희생 게이트층은 실리콘 게르마늄층으로 형성하고, 상기 채널층은 실리콘층으로 형성하는 것을 특징으로 하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 15 항에 있어서, 상기 소자 분리막을 형성하는 단계는,상기 액티브 영역 사이의 공간이 충진되도록 절연막을 증착하는 단계; 및상기 액티브 마스크가 소정 두께만큼 잔류하도록 상기 절연막 및 액티브 마스크를 평탄화하는 단계를 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 15 항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계는,상기 액티브 마스크상의 소정 부분에 더미 게이트 패턴을 형성하는 단계;상기 더미 게이트 패턴의 형태로 액티브 마스크를 패터닝하는 단계;상기 더미 게이트 패턴 및 액티브 마스크에 의해 노출된 적층 구조물을 식각하여 반도체 기판을 노출시키는 단계;상기 노출된 반도체 기판을 에피택셜 성장시켜, 에피택셜 성장층을 형성하는 단계; 및상기 에피택셜 성장층에 불순물을 주입하는 단계를 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 15 항에 있어서, 상기 소자 분리막내에 리세스를 형성하는 단계는,상기 더미 게이트 패턴을 포함하도록 상기 반도체 기판 결과물 상부에 실리콘 질화막을 형성하는 단계;상기 더미 게이트 패턴을 선택적으로 제거하는 단계; 및상기 실리콘 질화막을 마스크로 하여 상기 소자 분리막을 식각하는 단계를 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
- 제 15 항에 있어서, 상기 게이트 전극을 형성하는 단계는,상기 반도체 기판 상부 표면, 터널 내부 표면 및 제 2 물질층 상부 표면에 게이트 절연막을 형성하는 단계;상기 터널 및 상기 리세스가 충진되도록 반도체 기판상에 도전층을 증착하는 단계; 및상기 도전층을 상기 실리콘 질화막이 노출되도록 평탄화하는 단계를 포함하는 다중 채널을 갖는 MOS 트랜지스터의 제조방법.
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