KR100550343B1 - 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법 - Google Patents

다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법 Download PDF

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Abstract

다중 채널을 갖는 모오스 트랜지스터를 포함하는 반도체 장치가 개시되어 있다. 반도체 기판에, 복수개의 채널층 및 복수개의 게이트 형성층을 서로 반복 적층된 예비 액티브 패턴을 형성한다. 상기 예비 액티브 패턴 상에 하드 마스크를 형성하고, 상기 하드 마스크를 이용하여 상기 예비 액티브 패턴을 식각한다. 상기 식각된 예비 액티브 패턴 폭이 더 작아지도록 트리밍하여 액티브 채널 패턴을 형성한다. 상기 액티브 채널 패턴 및 기판 표면에 실리콘을 성장하여 소오스/드레인층을 형성한다. 상기 복수개의 게이트 형성용층을 선택적으로 식각하여, 복수개의 터널을 형성한다. 이어서, 복수개의 터널을 매립하면서 상기 액티브 채널 패턴을 둘러싸고, 상기 액티브 채널 패턴 상부에 돌출되는 게이트를 형성하여 모오스 트랜지스터를 포함하는 반도체 장치를 형성한다.

Description

다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의 제조 방법{Method of manufacturing semiconductor device having multiple channels MOS transistor}
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 다중 채널을 갖는 MOS 트랜지스터의 액티브 패턴 및 게이트 전극을 각각 도시한 사시도이다.
도 2는 본 발명의 일실시예에 의한 다중 채널을 갖는 MOS트랜지스터의 단면도이다.
도 3a 내지 도 3o는 본 발명의 제1 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c는 반도체 장치 제조의 각 단계에 따른 사시도들이다.
도 5a 내지 도 5l은 본 발명의 제2 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 다중 채널을 갖는 모오스(MOS) 트랜지스터 반도체 장치 및 그 제조방법에 관한 것이 다.
반도체 장치가 고집적화됨에 따라, 소자형성영역, 즉 액티브 영역의 크기가 감소하게 되었고, 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해지는데 이러한 현상을 쇼트-채널 효과(short channel effect)라 한다. 또한, 액티브 영역의 축소에 따라 채널의 폭도 감소하게 되어 문턱 전압(threshold voltage)이 감소하는 역협채널 효과(reverse narrow width effect)가 나타난다.
따라서, 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 그 대표적인 것으로, 핀(fin) 구조, DELTA(fully DEpleted Lean-channel TrAnsistor) 구조, GAA(Gate All Around) 구조와 같은 수직형 트랜지스터(vertical transistor) 구조를 들 수 있다.
예를 들면, 미합중국 특허 제6,413,802호에는 평행한 복수개의 얇은 채널 핀(fin)이 소오스/드레인 영역 사이에 제공되고 상기 채널의 상면 및 측벽 상으로 게이트 전극이 확장되는 구조의 핀형 MOS 트랜지스터가 개시되어 있다. 상기 핀형 MOS 트랜지스터에 의하면, 채널 핀의 양 측면 상에 게이트 전극이 형성되어 상기 양 측면으로부터 게이트 제어가 이루어짐으로써 숏-채널 효과(short-channel effect)를 감소시킬 있다. 그러나, 핀형 MOS 트랜지스터는 복수개의 채널 핀이 게이트의 폭 방향을 따라 평행하게 형성되기 때문에 채널 영역 및 소오스/드레인 영 역이 차지하는 면적이 커지게 되고, 채널 수가 늘어남에 따라 소오스/드레인 접합 캐패시턴스(junction capacitance)가 증가하는 문제가 있다.
DELTA 구조의 MOS 트랜지스터 예는 미합중국 특허공보 제4,996,574호 등에 기재되어 있다. DELTA 구조에서는 채널을 형성하는 액티브층이 일정 폭을 가지고 수직으로 돌출되도록 형성된다. 또한, 게이트 전극이 수직으로 돌출된 채널 영역을 감싸도록 형성된다. 따라서, 돌출된 부분의 높이가 채널의 폭을 이루고, 돌출된 부분의 폭이 채널층의 두께가 형성된다. 이렇게 형성된 채널에서는 돌출된 부분의 양 면을 모두 이용할 수 있으므로, 채널의 폭이 두배가 되는 효과를 얻을 수 있어 협채널 효과를 방지할 수 있다. 또한, 돌출된 부분의 폭을 줄일 경우, 양 면에 형성되는 채널의 공핍층이 서로 겹치도록 만들어 채널 도전성을 증가시킬 수 있다.
그러나, 이러한 DELTA 구조의 MOS 트랜지스터를 벌크형 실리콘 기판에 구현하는 경우, 기판에 채널을 이루게 될 부분이 돌출되도록 기판을 가공하고 돌출된 부분을 산화 방지막으로 덮은 상태에서 기판 산화를 실시하여야 한다. 이때, 산화를 과도하게 실시하면 채널을 이룰 돌출부와 기판 본체를 연결하는 부분이 산화 방지막으로 보호되지 않은 부분으로부터 측면 확산된 산소에 의해 산화됨으로써, 채널과 기판 본체가 격리된다. 이와 같이 과도한 산화에 의해 채널 격리가 이루어지면서 연결부쪽 채널의 두께가 좁아지고, 단결정층이 산화 과정에서 응력을 받아 손상을 입는 문제가 발생한다.
반면에, 이러한 DELTA 구조의 MOS 트랜지스터를 SOI(Silicon-On-Insulator)형 기판에 형성할 경우에는 SOI층을 좁은 폭을 갖도록 식각하여 채널 영역을 형성 하므로 벌크형 기판을 사용할 때의 과도한 산화로 인한 문제가 없어진다. 그러나, SOI형 기판을 사용하면 채널의 폭이 SOI층의 두께에 의해 제한되는데, 완전 공핍 방식(fully depletion type)의 SOI형 기판은 SOI층의 두께가 수백 Å에 불과하므로 사용에 제한이 따르게 된다.
한편, GAA 구조의 MOS 트랜지스터에서는, 통상적으로 SOI층으로 액티브 패턴을 형성하고 그 표면이 게이트 절연막으로 덮인 액티브 패턴의 채널 영역을 게이트 전극이 둘러싸도록 형성한다. 따라서, DELTA 구조에서 언급한 효과와 유사한 효과를 얻을 수 있다.
그러나, GAA 구조를 구현하기 위해서는 게이트 전극이 채널 영역에서 액티브 패턴을 둘러싸도록 형성하기 위해 액티브 패턴 아래쪽의 매몰 산화막을 등방성 식각의 언더 컷 현상을 이용하여 식각한다. 이때, 상기 SOI층이 그대로 채널 영역 및 소오스/드레인 영역으로 이용되기 때문에, 이러한 등방성 식각 과정 동안 채널 영역의 하부뿐만 아니라 소오스/드레인 영역의 하부도 상당 부분 제거된다. 따라서, 게이트 전극용 도전막을 증착할 때 채널 영역 뿐만 아니라 소오스/드레인 영역의 하부에도 게이트 전극이 형성됨으로써 기생 캐패시턴스(parasitic capacitance)가 커지는 문제가 있다.
본 발명의 목적은 다중 채널을 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명은,
반도체 기판에, 복수개의 게이트 형성층 및 채널층이 서로 반복 적층된 예비 액티브 패턴을 형성하는 단계;
상기 예비 액티브 패턴 상에, 하드 마스크를 형성하는 단계;
상기 하드 마스크를 이용하여, 상기 기판의 표면이 노출될 때까지 상기 예비 액티브 패턴을 식각하는 단계;
상기 하드 마스크 하부의 폭에 비해 상기 식각된 예비 액티브 패턴의 폭이 더 작아지도록 트리밍하여 액티브 채널 패턴을 형성하는 단계;
상기 노출된 액티브 채널 패턴의 측면 및 기판 상부면에 실리콘을 성장시켜, 소오스/드레인층을 형성하는 단계;
상기 복수개의 게이트 형성층을 선택적으로 식각하여, 복수개의 터널을 형성하는 단계; 및
상기 복수개의 터널을 매립하면서 상기 액티브 채널 패턴을 둘러싸고, 상기 액티브 채널 패턴 상부에 돌출되는 게이트를 형성하는 단계를 수행하는 반도체 장치의 제조방법을 제공한다.
상기한 목적을 달성하기 위하여 본 발명은,
반도체 기판에, 복수개의 채널층 및 복수개의 게이트 형성층이 서로 반복 적층되고, 액티브 및 필드 영역이 정의된 예비 액티브 패턴을 형성하는 단계;
상기 예비 액티브 패턴에, 식각 저지막 패턴 및 더미 게이트 패턴이 적층괴고 측면이 상부면에 대해 수직인 하드 마스크를 형성하는 단계;
상기 하드 마스크 측면에 제1 스페이서를 형성하는 단계;
상기 하드 마스크 및 제1 스페이서를 마스크로, 상기 기판의 표면이 노출될 때까지 상기 예비 액티브 패턴을 식각하는 단계;
상기 하드 마스크 및 제1 스페이서로 이루어진 패턴의 하부의 폭에 비해 상기 식각된 예비 액티브 패턴의 폭이 더 작아지도록 트리밍하여 액티브 채널 패턴을 형성하는 단계;
상기 노출된 액티브 채널 패턴의 측면 및 기판 상부면에 실리콘을 성장시켜, 소오스/드레인층을 형성하는 단계;
상기 복수개의 게이트 형성층을 선택적으로 식각하여, 복수개의 터널을 형성하는 단계; 및
상기 복수개의 터널을 매립하면서 상기 액티브 채널 패턴을 둘러싸고, 상기 액티브 채널 패턴 상부에 돌출되는 게이트를 형성하는 단계를 구비하는 반도체 장치의 제조 방법을 제공한다.
상기한 목적을 달성하기 위하여 본 발명은,
반도체 기판에, 복수개의 채널층 및 복수개의 게이트 형성층이 서로 반복 적층되고, 액티브 및 필드 영역이 정의된 예비 액티브 패턴을 형성하는 단계;
상기 예비 액티브 패턴 상에, 상부의 폭보다 하부의 폭이 큰 형상을 갖는 하드 마스크를 형성하는 단계;
상기 하드 마스크를 이용하여, 상기 기판의 표면이 노출될 때까지 상기 예비 액티브 패턴을 식각하는 단계;
상기 하드 마스크 하부의 폭에 비해 상기 식각된 예비 액티브 패턴의 폭이 더 작아지도록 트리밍하여 액티브 채널 패턴을 형성하는 단계;
상기 노출된 액티브 채널 패턴의 측면 및 기판 상부면에 실리콘을 성장시켜, 소오스/드레인층을 형성하는 단계;
상기 복수개의 게이트 형성층을 선택적으로 식각하여, 복수개의 터널을 형성하는 단계; 및
상기 복수개의 터널을 매립하면서 상기 액티브 채널 패턴을 둘러싸고, 상기 액티브 채널 패턴 상부에 돌출되는 게이트를 형성하는 단계를 구비하는 반도체 장치의 제조 방법을 제공한다.
본 발명에 의하면, 하나의 액티브에 복수개의 얇은 채널이 형성되는 게이트 전극을 형성한다. 상기 복수개의 얇은 채널들은 수직 방향으로 형성되기 때문에, 종래의 핀형 MOS 트랜지스터에 비해 채널 영역 및 소오스/드레인 영역이 차지하는 면적을 크게 줄일 수 있다.
또한, 상기 식각된 예비 액티브 패턴을 트리밍하여 액티브 채널 패턴이 형성되므로, 사진 공정에 의해 형성할 수 있는 게이트 패턴의 임계 치수보다 더 작은 선폭을 갖는 하부 게이트를 형성할 수 있다. 이하에서 설명하는 게이트는 게이트 산화막 패턴 및 게이트 도전막 패턴을 포함한다.
또한, 상기 하드 마스크 하부의 폭에 비해 상기 액티브 채널 패턴의 폭이 더 작게 형성되므로, 상기 액티브 채널 패턴의 측면으로 소오스/드레인층을 에피 성장할 시에 측면과 평행한 방향으로의 막의 성장이 억제되고 측면에 수직한 방향으로 성장이 대부분 이루어지므로, 상기 소오스/드레인층의 측면 프로파일이 수직 형태에 가깝게 된다. 따라서, 상기 소오스/드레인층 상부면에 실리사이드막을 형성하기가 매우 용이해지는 장점이 있다.
이하, 본 발명의 바람직한 실시예들을 도면을 참조하여 상세히 설명한다. 도면들에서, 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 다중 채널을 갖는 MOS 트랜지스터의 액티브 패턴 및 게이트 전극을 각각 도시한 사시도이다. 도 2는 본 발명의 일실시예에 의한 다중 채널을 갖는 MOS트랜지스터의 단면도이다.
도 1a를 참조하면, 반도체 기판(미도시) 상에 액티브 패턴(40)이 구비된다. 상기 액티브 패턴(40)은 트랜지스터 동작시 수직 방향으로 다수의 채널들이 형성되는 액티브 채널 패턴(36)을 포함한다. 상기 액티브 채널 패턴(36)의 측면은 수직 형상을 갖는다.
또한, 상기 액티브 패턴(40)은 상기 액티브 채널 패턴(36)의 측면 및 기판 표면상에 소오스/드레인층(26)을 포함한다.
상기 액티브 채널 패턴(36)에는 각 채널 영역을 구분하기 위한 복수의 터널(38)들이 구비되어 있다. 상기 액티브 채널 패턴(36)에는 트랜지스터의 타입에 따라 N 또는 P형 불순물이 도핑되어 있다. 예컨대, N형 트랜지스터를 형성하는 경우에는 P형 불순물이 저농도로 도핑되어 있다.
본 실시예에서 상기 액티브 채널 패턴(36)은 기판에 대해 수직 방향으로 채널들이 형성되기 위해 2개의 하부 게이트가 형성되어질 2개의 터널(38)이 구비된 다. 그러나, 상기 터널(38)은 1개 또는 3개 이상을 구비할 수도 있다.
상기 소오스/드레인층(26)은 상기 채널 영역에 도핑된 불순물과 상반되는 타입의 불순물이 저농도 또는 고농도로 도핑되어 있다. 예컨대, N형 트랜지스터를 형성하는 경우에 상기 소오스/드레인층(26)에는 N형 불순물이 도핑되어 있다.
보다 구체적으로 설명하면, 상기 액티브 패턴(40)은 중심부가 돌출된 형태를 갖고, 상기 액티브 패턴(40)의 돌출 부위의 측면은 상부면에 대해 거의 수직인 형상을 갖는다. 상기 돌출된 부위의 중심부에는 복수개의 터널(38)이 수직 방향으로 형성된다. 따라서, 상기 복수의 터널(38)들은 트랜지스터의 채널 영역을 구분한다.
도 1b 및 도 2를 참조하면, 상기 복수개의 터널(38) 내부를 매립하면서, 트랜지스터 동작시 형성되는 복수개의 채널을 종방향(소오스/드레인 영역의 형성 방향과 평면적으로 수직인 방향)으로 둘러싸도록 게이트(50)가 형성되어 있다. 또한, 상기 게이트(50)는 상기 액티브 패턴(40)의 중심부의 상부면에 돌출되도록 형성되어 있다.
구체적으로, 상기 게이트(50)는 상기 터널(38)들의 내부 표면 및 상기 액티브 패턴의 돌출된 상부면에 구비되는 게이트 절연막(42)을 포함한다. 상기 게이트 절연막(42)은 열산화막이나 ONO막으로 형성할 수 있다. 그리고, 상기 게이트 절연막 상에 폴리실리콘 또는 금속으로 이루어지는 도전막 패턴(44)을 포함한다.
상기 게이트에서 상기 액티브 패턴 상에 돌출되어 형성되는 게이트는 상부 게이트라하고, 상기 액티브 패턴 내부의 터널에 형성되는 게이트는 하부 게이트라 한다. 상기 상부 게이트의 상부 표면에는 게이트 저항을 낮추기 위하여 금속 또는 금속 실리사이드(52)로 형성된다. 상기 상부 게이트의 양측면에는 실리콘 산화물로 형성되는 산화막 스페이서(34)가 구비된다.
상기 반도체 기판은 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)로 사용할 수 있다. 이중에서, 상기 반도체 기판은 벌크 실리콘으로 이루어진 것으로 사용하는 것이 비용 절감 및 공정 진행상 유리하다.
상기 반도체 기판을 벌크 실리콘으로 사용하는 경우에는, 액티브 패턴(40)의 최하부에 위치하는 터널(38)아래에 위치하는 기판에 채널 분리 영역(12)이 구비된다. 상기 채널 분리 영역(12)에는 트랜지스터의 소오스/드레인 영역의 불순물과 상반되는 타입의 불순물이 고농도 또는 저농도로 도핑되어 있다.
또한, 상기 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI) 기판을 사용하는 경우에는 상기 인슐레이터를 채널 분리막으로 사용할 수 있다.
따라서, 액티브 패턴(40) 최하부에 위치하는 터널(38)의 하부면 아래에는 채널이 형성되지 않으며, 이로 인해 쇼트 채널 효과를 최소화할 수 있다.
상기 액티브 채널 패턴(36)은 단결정 반도체막, 바람직하게는 실리콘막으로 형성된다.
상기 소오스/드레인층(26)은 단결정 반도체막, 바람직하게는 실리콘막으로 형성된다. 또한, 상기 소오스/드레인층(26)의 표면은 저항 감소를 위해 금속 또는 금속 실리사이드(52)와 같은 도전막으로 형성된다. 공정 편의상, 상기 소오스/드레 인층(26) 표면은 금속 실리사이드(52)로 형성되는 것이 가장 바람직하다.
본 발명의 MOS 트랜지스터는, 상기 소오스/드레인은 트랜지스터 동작 시에 채널이 형성 방향에 대해 수직한 방향으로 일정한 도핑 프로파일을 갖는다. 때문에, 채널 수가 늘어나더라도 균일한 소오스/드레인 접합 캐패시턴스를 유지할 수 있다. 따라서, 접합 캐패시턴스를 최소화하면서 전류를 증가시켜 소자의 속도를 향상시킬 수 있다.
또한, 상기 소오스/드레인층 표면 및 상부 게이트 상부면에 금속 또는 금속 실리사이드막이 형성되어 있으므로, 상기 소오스/드레인 및 게이트의 저항을 감소시킬 수 있다.
실시예 1
도 3a 내지 도 3o는 본 발명의 제1 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 단면도들이고, 도 4a 내지 도 4c는 각 단계에 따른 사시도들이다.
도 3a를 참조하면, 반도체 기판(10)을 마련한다. 상기 반도체 기판(10)은 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)으로 이루어져 있다.
상기 반도체 기판(10)의 표면에 고농도 또는 저농도의 불순물을 주입하여 채널 분리 영역(12)을 형성한다. 상기 고농도의 불순물은 형성하고자하는 트랜지스터의 소오스, 드레인 영역의 불순물과 상반되는 타입의 불순물이 고농도 또는 저농도로 도핑되어 있다. 따라서, 기저 트랜지스터의 동작이 방지되어 쇼트 채널 효과를 방지할 수 있다.
상기 반도체 기판(10)이 벌크 실리콘 또는 실리콘 게르마늄으로 이루어진 경우에는 채널 분리 영역을 형성하는 공정을 수행하는 것이 바람직하다. 그러나, 상기 반도체 기판이 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)으로 이루어지는 경우 상기 인슐레이터층을 채널 분리 영역으로 사용할 수 있으므로 상기 채널 분리 영역을 형성하는 공정을 생략할 수 있다.
도 3b를 참조하면, 상기 기판(10) 상에 복수개의 게이트 형성층(14) 및 복수개의 채널층(16)을 서로 반복하여 적층한다. 먼저 기판(10)상에 제1 게이트 형성층(14a)을 형성하고, 제1 게이트 형성층(14a)상에 제1 채널층(16a)을 형성한다. 이어서, 상기 제1 채널층(16a) 상에 제2 게이트 형성층(14b) 및 제2 채널층(16b)을 형성한다. 또한, 최상층으로는 게이트 형성층을 형성한다.
상기 채널층(16) 및 게이트 형성층(14)은 서로에 대해 식각 선택비를 갖는 단결정 반도체 물질들로 형성한다. 바람직하게는, 상기 채널층(16)은 약 300Å 두께의 단결정 실리콘막으로 형성하고, 상기 게이트 형성층(14)은 약 300Å 두께의 단결정 게르마늄막 또는 단결정 실리콘-게르마늄막으로 형성한다. 상기 채널층 및 게이트 형성층은 에피택시얼 성장법에 의해 형성할 수 있다.
또한, 상기 채널층(16) 및 게이트 형성층(14)의 두께와 반복 횟수는 만들고자 하는 트랜지스터의 목적에 따라 자유롭게 조절할 수 있다. 본 실시예에서는 총 두께가 1000∼1500Å 정도가 되도록 채널층(16) 및 게이트 형성층(14)을 반복 적층 한다. 이때, 상기 채널층(16)을 도핑된 단결정 실리콘막으로 형성함으로써, 채널 도핑을 미리 실시할 수도 있다.
도 3c를 참조하면, 상기 채널층(16) 및 게이트 형성층(18)을 식각하고, 계속하여 상기 기판(10)의 채널 분리 영역(12) 하단까지 식각하여 소자 분리용 트렌치를 형성한다. 다음에, 상기 소자분리 트렌치를 매립하도록 화학 기상 증착(CVD) 방법으로 산화막을 증착하고, 에치백 또는 화학 기계적 연마(CMP) 공정으로 상기 산화막을 상기 최상부의 채널층(16b) 표면이 노출될 때까지 평탄화시킴으로써 액티브 영역 및 필드 영역(18)을 구분한다. 상기 공정에 의해 채널층 및 게이트 형성층이 적층되는 예비 액티브 패턴이 형성된다. 상기 액티브 영역은 섬 형태의 패턴으로 형성된다.
도 3d를 참조하면, 상기 채널층(16) 상에 식각 저지막 및 더미 게이트층을 순차적으로 적층한다.
상기 식각 저지막은 상기 더미 게이트층에 대해 선택적으로 제거될 수 있는 절연 물질, 바람직하게는 실리콘 질화물을 약 100∼200Å의 두께로 증착하여 형성한다. 상기 식각 저지막은 후속 공정에서 상기 더미 게이트층을 식각할 때 그 하부의 채널층(16b)이 식각되는 것을 방지한다. 상기 더미 게이트층은 게이트 영역을 한정하기 위한 것으로, 실리콘 산화물을 1000 내지 3000Å의 두께로 증착하여 형성한다.
이어서, 사진 식각 공정으로 상기 더미 게이트층 및 식각 저지막을 차례로 건식 식각하여 식각 저지막 패턴(20a) 및 더미 게이트 패턴(20b)으로 이루어진 게 이트 하드 마스크(20)를 형성한다. 상기 건식 식각은 상기 식각 저지막 및 더미 게이트층이 일정 경사를 가지면서 식각되도록 수행한다. 따라서, 상기 식각 저지막 패턴 및 더미 게이트 패턴(20b)으로 이루어지는 게이트 하드 마스크(20)의 측면은 경사진 형태가 된다. 구체적으로, 상기 게이트 하드 마스크(20)의 단면은 상변이 하변에 비해 작은 사다리꼴 형상을 갖도록 형성한다.
도 3e를 참조하면, 상기 게이트 하드 마스크(20)를 식각 마스크로 사용하여, 상기 예비 액티브 패턴을 식각한다. 상기 식각 공정은 상기 반도체 기판의 채널 분리 영역(12) 아래까지 노출되도록 수행한다.
도 3f를 참조하면, 상기 식각된 예비 액티브 패턴(22) 측면에 노출되어 있는 복수개의 채널층 패턴들(16a', 16b') 및 게이트 형성층 패턴들(14a', 14b')을 부분적으로 등방성 식각하여, 상기 식각된 예비 액티브 패턴(22)보다 선폭이 감소된 액티브 채널 패턴(24)을 형성한다. 상기 식각 공정에 의해 채널 길이가 결정되므로, 상기 식각 공정은 채널 트리밍(trimming) 공정이라고도 한다.
상기 액티브 채널 패턴(24)의 측면 프로파일이 수직으로 형성되기 위해, 상기 채널층(14a", 14b") 및 게이트 형성층(16a", 16b")간의 식각 선택비가 거의 없는 조건으로 수행하여야 한다. 구체적으로, 상기 식각 공정은 식각 가스의 라디컬을 이용하는 케미컬 건식 식각(chemical dry etching)에 의해 수행할 수 있다. 상기 식각 공정을 수행하면, 사진 공정에 의하여 형성할 수 있는 패턴 사이즈보다 더 작은 선폭을 갖는 액티브 채널 패턴(24)을 형성할 수도 있다.
도 3g를 참조하면, 상기 노출된 반도체 기판(10) 표면 및 상기 액티브 채널 패턴(24)의 측면 상에 선택적 에피택시얼 단결정막을 300 내지 400Å의 두께로 성장시켜 소오스/드레인층(26)을 형성한다.
이 때, 상기 액티브 채널 패턴(24)의 선폭은 게이트 하드 마스크(20)의 하부 선폭에 비해 작다. 즉, 상기 액티브 채널 패턴(24)의 상부에서는 상기 게이트 하드 마스크(20)에 의해 마스킹되어 있으므로, 상기 액티브 채널 패턴(24)의 측면으로 소오스/드레인층(26)을 선택적 에피택시얼 성장할 시에 상기 액티브 채널 패턴(24)의 측면과 평행한 방향으로의 막의 성장이 억제되고, 대부분은 상기 액티브 채널 패턴(24) 측면과 수직한 방향으로 성장이 이루어진다. 따라서, 상기 소오스/드레인층(26)의 프로파일은 기판과 수직한 형태를 가지므로, 후속 공정에서 소오스/드레인층(26) 상부면에 실리사이드막을 형성하기가 매우 용이해지는 장점이 있다.
이어서, 경사 또는 비경사 이온주입을 실시하여 상기 소오스/드레인층(26)에 불순물을 도핑시킴으로써, 균일한 불순물 농도를 갖는 소오스/드레인을 형성한다.
도 3h를 참조하면, 상기 소오스/드레인층(26)과 상기 필드 영역(18)사이에 식각되어 있는 영역 및 상기 게이트 하드 마스크(20)를 완전히 매립하도록 실리콘 질화막(30)을 형성한다. 이어서, 상기 게이트 하드 마스크(20)의 상부면, 즉 더미 게이트 패턴이 노출되도록 상기 실리콘 질화막(30)을 화학 기계적 연마한다.
도 3i를 참조하면, 상기 더미 게이트 패턴(20b)을 선택적으로 제거하고 이어서, 상기 식각 저지막 패턴(20a)을 식각하여, 상부 게이트가 형성될 영역을 정의하는 게이트 트렌치(32)를 형성한다. 상기 더미 게이트 패턴(20b)과 식각 선택비가 높은 식각 저지막 패턴(20a)이 형성되어 있으므로, 상기 식각 공정시에 하부의 채 널층(16b")의 리세스를 최소화할 수 있다.
상기 식각 저지막 패턴(20a) 및 더미 게이트 패턴(20b)으로 이루어지는 하드 마스크 패턴(20)의 단면은 상변에 비해 하변의 사이즈가 큰 사다리꼴을 갖는다. 때문에, 게이트 트렌치(32)는 트렌치 상부가 트렌치 하부에 비해 좁은 형상을 갖는다.
도 3j를 참조하면, 상기 게이트 트렌치(32) 내부 표면 및 실리콘 질화막(30) 상부면에 실리콘 산화막을 형성한다. 이어서, 상기 실리콘 산화막을 이방성 식각하여 상기 게이트 트렌치 측벽에 내부 산화막 스페이서(34)를 형성한다.
상기 내부 산화막 스페이서(34)는 상기 게이트 트렌치(32)의 개구폭을 감소시키므로 상기 내부 산화막 스페이서(34)의 두께에 따라 트랜지스터의 상부 게이트 길이가 감소된다. 또한, 상기 내부 산화막 스페이서(34)는 상부에 비해 하부가 두꺼운 형상을 갖기 때문에, 상기 내부 산화막 스페이서(34)에 의해 상부 게이트 트렌치의 내부 측면이 수직에 가깝게 된다.
따라서, 상기 내부 산화막 스페이서(34)에 의해 하부 게이트 길이와 유사한 게이트 길이를 갖는 상부 게이트를 후속 공정을 통하여 형성할 수 있으며, 상기 상부 게이트 측면이 수직에 가깝게 형성할 수 있다.
이전 공정에서 상기 채널층(16a", 16b")에 불순물 도핑 공정을 수행하지 않은 경우에는, 상기 내부 산화막 스페이서(34)를 형성한 이 후에 이온 주입 공정을 수행하여 상기 게이트 트렌치(32) 아래에 형성되어 있는 채널층들(16a", 16b")에 불순물을 도핑한다. 도 4a는 상기 설명한 공정들을 수행한 이 후의 사시도이다. 상 기 액티브 채널 패턴의 전, 후면에는 필드 영역(18)이 노출되어 있다.
도 3k, 도 4b 및 도 4c를 참조하면, 상기 게이트 트렌치(32) 저면에 노출되어 있는 필드 영역을 선택적으로 식각하여, 상기 액티브 채널 패턴(24)의 전,후면을 노출시킨다. (도 4b)
이어서, 등방성 식각 공정으로 상기 복수개의 게이트 형성층 패턴들(14a", 14b")을 선택적으로 제거하여, 상기 액티브 채널 패턴(24)에 복수개의 터널(38)을 형성한다. (도 4c)
상기 공정에 의해 기판(10) 상에, 수직 방향으로 복수의 터널(38)이 구비되는 액티브 채널 패턴(24) 및 상기 터널(38)양측으로 소오스/드레인층(26)을 포함하고, 중심부가 돌출된 형상을 갖는 액티브 패턴(40)이 형성된다. 상기 액티브 패턴(40)의 돌출된 부위의 측면은 거의 수직 형상을 갖는다.
도 3l을 참조하면, 열산화 공정을 실시하여 상기 복수개의 터널(38) 내부 표면 및 상기 게이트 트렌치(22) 상에 게이트 절연막(42)을 약 10∼70Å의 두께로 형성한다.
여기서, 상기 게이트 절연막(42)을 형성하기 전에, 노출된 막들의 표면 거칠기를 개선하기 위해 수소(H2) 또는 아르곤(Ar) 분위기에서 고온 열처리를 실시할 수 있다. 또한, 상기 게이트 절연막(42)은 실리콘 산화막 또는 실리콘 옥시나이트라이드로 형성할 수도 있다.
도 3m를 참조하면, 상기 복수개의 터널(38), 식각된 필드 영역 및 게이트 트 렌치(22)를 매립하면서, 상기 복수개의 터널을(38)을 둘러싸도록 게이트 도전막(44)을 형성한다. 상기 공정에 의해 게이트 절연막(42) 및 게이트 도전막(44)으로 이루어지는 게이트가 형성된다.
구체적으로, 상기 복수개의 터널(38), 상기 식각된 필드 영역 및 게이트 트렌치(22)를 매립하도록 폴리실리콘막 또는 금속막을 증착한다. 이어서, 상기 폴리실리콘막 또는 금속막을 화학 기계적으로 연마하여 표면에 상기 실리콘 질화막이 노출되도록 한다.
상기 공정을 수행하면, 상기 복수개의 터널(38)을 매립하면서 상기 액티브 채널 패턴(24)을 관통하고, 상기 액티브 채널 패턴(24) 상부에 돌출되는 게이트 도전막(44)이 형성된다.
상기 액티브 패턴(40) 상에 형성되는 게이트는 상부 게이트(50a)라하고, 상기 액티브 패턴(40) 내부를 관통하는 게이트는 하부 게이트(50b)라 한다.
도 3n을 참조하면, 상기 노출된 실리콘 질화막(30)을 모두 제거한다.
상기 공정에 의해, 기판(10) 상에 액티브 패턴(40)이 구비되고, 상기 액티브 패턴(40) 내에 수직 방향으로 자동 정렬된 하부 게이트(50b)들이 구비되고 상기 액티브 패턴(40) 상부면에 상부 게이트(50a)가 구비된다. 그리고, 상기 상부 게이트(50a) 측면에는 산화막 스페이서(34)가 형성되어 있다.
상기 실리콘 질화막(30)을 제거한 이 후에 상기 소오스/드레인층(26) 표면 아래에 고농도 불순물 도핑 공정을 더 수행할 수도 있다.
도 3o을 참조하면, 게이트 전극으로 폴리실리콘을 사용하는 경우, 상기 상부 게이트(50a)의 상부면 및 소오스/드레인층(26) 표면상에 선택적으로 금속 실리사이드막(52)을 형성한다. 상기 상부 게이트(50a) 상부면에 형성된 금속 실리사이드막(52)은 상기 상부 게이트(50a)의 저항을 감소시킨다. 또한, 상기 소오스/드레인층(26) 표면에 형성된 금속 실리사이드막(52)은 상기 소오스/드레인의 저항 및 후속 공정에서 형성될 콘택의 저항을 감소시킨다. 이 때, 상기 상부 게이트(50a) 측면에 남아있는 산화막 스페이서(34)에 의해 상기 상부 게이트(50a) 측면에는 금속 실리사이드막(52)이 전혀 형성되지 않는다. 따라서, 상기 상부 게이트(50a) 및 소오스/드레인층(26)에 형성되는 금속 실리사이드막(52)이 쇼트되는 것을 방지할 수 있다.
실시예 2
도 5a 내지 도 5l은 본 발명의 제2 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 상기 실시예1의 도 3a 내지 3c 공정과 동일한 공정을 수행하여 기판에 채널 분리 영역(112)을 형성하고, 게이트 형성층(114), 채널층(116)을 반복 적층한다. 그리고, 액티브 영역 및 필드 영역(118)을 구분한다.
공정을 간단히 설명하면, 상기 반도체 기판(110)의 표면에 고농도 또는 저농도의 불순물을 주입하여 채널 분리 영역(112)을 형성한다. 이어서, 게이트 형성층(114) 및 채널층(116)을 반복하여 적층하며, 최상층이 게이트 형성층(114)이 되도록한다.
상기 채널층(116) 및 게이트 형성층(114)은 서로에 대해 식각 선택비를 갖는 단결정 반도체 물질들로 형성한다. 바람직하게는, 상기 채널층(116)은 약 300Å 두께의 단결정 실리콘막으로 형성하고, 상기 게이트 형성층(114)은 약 300Å 두께의 단결정 게르마늄막 또는 단결정 실리콘-게르마늄막으로 형성한다.
상기 채널층(116) 및 게이트 형성층(114)을 식각하고, 계속하여 상기 기판(110)의 채널 분리 영역(112) 하단까지 식각하여 소자 분리용 트렌치를 형성한다. 다음에, 상기 트렌치 내에 실리콘 산화물을 매립하여 액티브 영역 및 필드 영역(118)을 구분한다. 상기 공정에 의해, 게이트 형성층 및 채널층이 반복 적층된 예비 액티브 패턴이 형성된다.
도 5b를 참조하면, 상기 채널층(116) 상에 식각 저지막 및 더미 게이트층을 순차적으로 적층한다.
상기 식각 저지막은 상기 더미 게이트층에 대해 선택적으로 제거될 수 있는 절연 물질, 바람직하게는 실리콘 질화물을 약 100∼200Å의 두께로 증착하여 형성한다. 상기 식각 저지막은 후속 공정에서 상기 더미 게이트층을 식각할 때 그 하부의 채널층이 식각되는 것을 방지한다. 상기 더미 게이트층은 게이트 영역을 한정하기 위한 것으로, 실리콘 산화물을 1000 내지 3000Å의 두께로 증착하여 형성한다.
이어서, 사진 식각 공정으로 상기 더미 게이트층 및 식각 저지막을 차례로 건식 식각하여 식각 저지막 패턴(120a) 및 더미 게이트 패턴(120b)으로 이루어진 게이트 하드 마스크(120)를 형성한다. 상기 하드 마스크(120)의 측면은 상부 표면에 대해 수직 형상을 갖는다.
이어서, 상기 하드 마스크(120) 및 최상부 채널층(116b) 표면에 실리콘 질화막을 형성하고 상기 실리콘 질화막을 이방성 식각하여, 상기 하드 마스크(120)의 측면에 질화막 스페이서(122)를 형성한다.
도 5c를 참조하면, 상기 질화막 스페이서(122) 및 하드 마스크(120)를 에칭 마스크로 사용하여, 상기 복수개의 채널층(116) 및 게이트 형성층(114)을 패터닝한다. 상기 식각 공정은 상기 반도체 기판의 채널 분리 영역(112) 아래까지 노출되도록 수행한다.
도 5d를 참조하면, 상기 식각된 예비 액티브 패턴(124)의 측면에 노출되어 있는 복수개의 채널층 패턴들(116a', 116b') 및 게이트 형성층 패턴들(114a', 114b')을 부분적으로 등방성 식각하여, 상기 식각된 예비 액티브 패턴(124)보다 선폭이 감소된 액티브 채널 패턴(128)을 형성한다. 상기 식각 공정에 의해 채널 길이가 결정되므로, 상기 식각 공정은 채널 트리밍(trimming) 공정이라고도 한다.
상기 액티브 채널 패턴(128)의 측면 프로파일이 수직으로 형성되기 위해, 상기 채널층(116) 및 게이트 형성층(114)간의 식각 선택비가 거의 없는 조건으로 수행하여야 한다. 구체적으로, 상기 식각 공정은 식각 가스의 라디컬을 이용하는 케미컬 건식 식각(chemical dry etching)에 의해 수행할 수 있다. 상기 식각 공정을 수행하면, 사진 공정에 의하여 형성할 수 있는 패턴 사이즈보다 더 작은 사이즈의 게이트 패턴을 형성할 수 있는 장점이 있다.
도 5e를 참조하면, 상기 노출된 반도체 기판(110) 표면 및 상기 액티브 채널 패턴(128)의 측면 상에 선택적 에피택시얼 단결정막을 300 내지 400Å의 두께로 성 장시켜 소오스/드레인층(130)을 형성한다. 이 때, 상기 액티브 채널 패턴(128)의 선폭은 게이트 하드 마스크(120)의 하부 선폭에 비해 작다. 때문에, 상기 액티브 채널 패턴(128)에서 선택적 에피택시얼 성장 공정을 수행할 시에, 상기 액티브 채널 패턴(128)의 상부는 상기 질화막 스페이서(122)에 의해 마스킹되어 있어 상기 액티브 채널 패턴(128)의 측면과 평행한 방향으로 소오스/드레인층이 성장하는 것을 최소화할 수 있다.
이어서, 경사 또는 비경사 이온주입을 실시하여 상기 소오스/드레인층(130)에 불순물을 도핑시킴으로써, 균일한 불순물 농도를 갖는 소오스/드레인을 형성한다.
이어서, 상기 소오스/드레인층(130)과 상기 필드 영역(118)사이의 식각된 영역 및 상기 게이트 하드 마스크(120)까지 완전히 매립하도록 실리콘 질화막(132)을 형성한다. 이어서, 상기 게이트 하드 마스크(120)의 상부면이 노출되도록 상기 실리콘 질화막(132)을 화학 기계적 연마한다. 상기 게이트 하드 마스크(120) 측면에 형성되어 있는 질화막 스페이서(122)는 상기 매립된 실리콘 질화막(132)과 동일한 물질로 이루어지므로 상기 실리콘 질화막(132)과 구분되지 않는다.
도 5f를 참조하면, 상기 더미 게이트 패턴(120b)을 선택적으로 제거하고 이어서, 상기 식각 저지막 패턴(120a)을 식각하여 게이트 트렌치(134)를 형성한다.
이전 공정에서 상기 채널층에 불순물 도핑 공정을 수행하지 않은 경우에는, 상기 게이트 트렌치(134)를 형성한 이 후에 이온 주입 공정을 수행하여 상기 게이트 트렌치(134) 아래에 형성되어 있는 채널층(116)에만 불순물을 도핑한다.
도 5g를 참조하면, 상기 게이트 트렌치(134) 저면에 노출되어 있는 필드 영역(112)을 선택적으로 식각하여, 상기 액티브 채널 패턴(128)의 전,후면을 노출시킨다.
이어서, 등방성 식각 공정으로 상기 복수개의 게이트 형성층 패턴들(114a", 114b")을 선택적으로 제거하여, 복수개의 터널(138)을 형성을 갖는 액티브 채널 패턴(128)을 형성한다.(도 4c)
상기 공정에 의해 기판(10) 상에, 수직 방향으로 복수의 터널(138)이 구비되는 액티브 채널 패턴(128) 및 상기 터널(138)양측으로 소오스/드레인층(130)을 포함하고, 중심부가 돌출된 형상을 갖는 액티브 패턴(142)이 형성된다. 상기 액티브 패턴(142)의 돌출된 부위의 측면은 거의 수직 형상을 갖는다.
도 5h를 참조하면, 열산화 공정을 실시하여 상기 복수개의 터널(138) 내부 표면 및 상기 게이트 트렌치(134) 표면 상에 게이트 절연막(144)을 약 10∼70Å의 두께로 형성한다. 이어서, 상기 복수개의 터널(138), 식각된 필드 영역 및 게이트 트렌치(134)를 매립하면서, 상기 복수개의 터널(138)을 둘러싸도록 게이트 도전막(146)을 형성한다. 상기 공정을 수행하면, 상기 액티브 패턴(142) 상에 상부 게이트(150a)과 상기 액티브 패턴(142) 내부를 관통하는 하부 게이트(150b)가 동시에 형성된다.
도 5i을 참조하면, 남아있는 상기 필드 영역(118)이 표면에 노출되도록 상기 실리콘 질화막(132a)을 부분적으로 식각한다. 상기 실리콘 질화막(132a)을 부분적으로 식각하면, 상기 상부 게이트(150a)가 주변부에 비해 돌출된다.
도 5j를 참조하면, 상기 상부 게이트 전극(150a)의 측면 및 남아있는 실리콘 질화막(132a) 상에 실리콘 산화막을 형성한다. 이어서, 상기 실리콘 산화막을 이방성 식각하여, 상기 상부 게이트 전극(150a)의 측면에 산화막 스페이서(152)를 형성한다.
도 5k를 참조하면, 상기 남아있는 실리콘 질화막(132a)을 완전히 제거한다.
상기 공정에 의해, 기판(10) 상에 액티브 패턴(142)이 구비되고, 상기 액티브 패턴(142)내에 수직 방향으로 하부 게이트(150b)들이 구비되고 상기 액티브 패턴(142) 상부면에는 상부 게이트(150a)가 구비된다. 그리고, 상기 상부 게이트(150a) 측면에는 산화막 스페이서(152)가 형성된다.
상기 실리콘 질화막(132a)을 제거한 이 후에 상기 소오스/드레인층(130) 표면 아래에 고농도 불순물 도핑 공정을 더 수행할 수도 있다.
도 5l을 참조하면, 상기 게이트 전극으로 폴리실리콘을 사용하면, 상부 게이트(150a)의 상부면 및 소오스/드레인층(130) 표면상에 선택적으로 금속 실리사이드막(154)을 형성한다.
상기 방법에 의하면, 상기 트리밍 공정을 수행함에 따라, 상기 에피택시얼막이 일정 영역에서 과도하게 성장하는 것을 최소화할 수 있다. 때문에, 소오스 및 드레인층의 형상이 불량해지는 것을 방지할 수 있다. 또한, 액티브 패턴의 측면 프로파일이 수직에 가깝게 되므로 균일한 두께의 실리사이드막을 형성할 수 있다. 따라서, 소오스 드레인의 저항을 최소화시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 하나의 액티브 패턴에 복수개의 얇은 채널을 형성하고 상기 채널을 둘러싸도록 게이트 전극을 형성한다. 상기 복수개의 얇은 채널들은 수직 방향으로 형성되기 때문에, 종래의 핀형 MOS 트랜지스터에 비해 채널 영역 및 소오스/드레인 영역이 차지하는 면적을 크게 줄일 수 있다.
또한, 소오스/드레인 영역이 복수개의 채널에 대해 수직 방향으로 균일한 도핑 프로파일을 갖도록 형성되기 때문에, 채널의 수와 면적이 늘어나도 균일한 소오스/드레인 접합 캐패시턴스를 유지할 수 있다. 따라서, 접합 캐패시턴스를 최소화하면서 전류를 증가시킬 수 있어 소자의 동작 속도를 향상시킬 수 있다.
또한, 채널 트리밍 공정을 수행함에 따라, 상기 에피택시얼막이 일정 영역에서 과도하게 성장하는 것을 최소화할 수 있다. 때문에, 소오스 및 드레인층의 형상이 불량해지는 것을 방지할 수 있다.
또한, 액티브 패턴의 측면 프로파일이 수직에 가깝게 되므로 균일한 두께의 실리사이드막을 형성할 수 있으므로, 소오스/드레인의 저항을 효과적으로 감소시킬 수 있다.
또한, 도시하지는 않았으나, 상술한 실시예들을 한가지 이상 조합하여 다중 채널을 갖는 고집적 수직형 MOS 트랜지스터를 구현할 수 있음은 명백하다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (30)

  1. 반도체 기판에, 복수개의 게이트 형성층 및 채널층이 서로 반복 적층된 예비 액티브 패턴을 형성하는 단계;
    상기 예비 액티브 패턴 상에, 하부 폭이 상부 폭보다 큰 형태의 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 이용하여, 상기 기판의 표면이 노출될 때까지 상기 예비 액티브 패턴을 식각하는 단계;
    상기 하드 마스크 하부의 폭에 비해 상기 식각된 예비 액티브 패턴의 폭이 더 작아지도록 트리밍하여 액티브 채널 패턴을 형성하는 단계;
    상기 노출된 액티브 채널 패턴의 측면 및 기판 상부면에 실리콘을 성장시켜, 소오스/드레인층을 형성하는 단계;
    상기 복수개의 게이트 형성층을 선택적으로 식각하여, 복수개의 터널을 형성하는 단계; 및
    상기 복수개의 터널을 매립하면서 상기 액티브 채널 패턴을 둘러싸고, 상기 액티브 채널 패턴 상부에 돌출되는 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 채널층 및 게이트 형성층은 소정의 식각 조건에서 식각 선택비를 갖는 단결정 반도체막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 채널층은 실리콘으로 형성하고, 상기 게이트 형성층은 게르마늄 또는 실리콘-게르마늄으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 소오스/드레인층을 형성한 이 후에, 상기 소오스/드레인층에 불순물을 주입하여 소오스/드레인을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 반도체 기판은 실리콘, 실리콘 게르마늄, 실리콘-온-인슐레이터(SOI) 및 실리콘 게르마늄-온-인슐레이터(SGOI)의 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 최하부에 위치한 게이트 형성층 아래의 반도체 기판 표면에 채널 분리 영역을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 채널 분리 영역은, 소오스 및 드레인과 상반되는 타입의 불순물을 고농도로 도핑하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제1항에 있어서, 상기 게이트 형성층 및 채널층은 에피택시얼 성장법에 의해 적층하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제1항에 있어서, 상기 예비 액티브 패턴은,
    상기 기판 상에 게이트 형성층 및 채널층을 반복 적층하는 단계;
    상기 적층된 게이트 형성층, 채널층 및 기판의 필드 부위를 소정 깊이로 식각하여 필드 영역을 정의하는 소자분리 트렌치를 형성하는 단계; 및
    상기 소자분리 트렌치의 내부에 필드 산화막을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 삭제
  11. 제1항에 있어서, 상기 하드 마스크는,
    상기 예비 액티브 패턴 상에 식각 저지막 및 더미 게이트막을 적층하는 단계; 및
    상기 하드 마스크 패턴 측면이 상부면에 대해 경사를 갖도록 상기 더미 게이트막 및 식각 저지막을 경사 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 식각 저지막은 실리콘 질화막으로 형성하고, 상기 더미 게이트막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 상기 복수개의 게이트 형성층을 선택적으로 식각하여 관통하는 복수개의 터널을 형성하기 이 전에,
    상기 액티브 채널 패턴, 소오스/드레인층 및 하드 마스크를 매립하도록 제1 절연막을 형성하는 단계;
    상기 하드 마스크 표면이 노출되도록 상기 제1 절연막을 평탄화하는 단계;
    상기 하드 마스크를 선택적으로 제거하는 단계;
    상기 하드 마스크가 제거된 홈의 측면 부위에 상기 제1 절연막과 식각 선택비를 갖는 물질로 스페이서를 형성하는 단계; 및
    상기 하드 마스크가 제거된 홈의 저면에 노출되어 있는 필드 산화막을 선택적으로 제거하여, 상기 복수개의 게이트 형성층을 외부에 노출시키는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 제1 절연막은 실리콘 질화물로 형성하고, 상기 스페이서는 실리콘 산화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 상기 복수개의 터널을 매립하면서 상기 액티브 채널 패턴을 상기 액티브 채널 패턴을 둘러싸고, 상기 액티브 채널 패턴 상부에 돌출되는 게이트를 형성한 이 후에,
    상기 액티브 채널 패턴의 저면이 노출되도록 상기 제1 절연막을 선택적으로 제거하는 단계; 및
    상기 노출된 액티브 채널 패턴 표면 및 게이트 상부면에 금속 실리사이드막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 삭제
  17. 삭제
  18. 제1항에 있어서, 상기 트리밍 공정은 상기 복수개의 채널층 및 복수개의 게 이트 형성층 간에 식각 선택비가 실질적으로 동일한 조건으로 등방성 식각하여 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제1항에 있어서, 상기 트리밍 공정은 케미컬 드라이 에치 공정에 의해 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 반도체 기판에, 복수개의 채널층 및 복수개의 게이트 형성층이 서로 반복 적층되고, 액티브 및 필드 영역이 정의된 예비 액티브 패턴을 형성하는 단계;
    상기 예비 액티브 패턴 상에, 식각 저지막 패턴 및 더미 게이트 패턴이 적층되고 측면이 상부면에 대해 수직인 프로파일을 갖는 하드 마스크를 형성하는 단계;
    상기 하드 마스크 측면에 제1 스페이서를 형성하는 단계;
    상기 하드 마스크 및 제1 스페이서를 마스크로, 상기 기판의 표면이 노출될 때까지 상기 예비 액티브 패턴을 식각하는 단계;
    상기 하드 마스크 및 제1 스페이서로 이루어진 패턴의 하부의 폭에 비해 상기 예비 액티브 패턴의 폭이 더 작아지도록 트리밍하여 액티브 채널 패턴을 형성하는 단계;
    상기 노출된 액티브 채널 패턴의 측면 및 기판 상부면에 실리콘을 성장시켜, 소오스/드레인층을 형성하는 단계;
    상기 복수개의 게이트 형성층을 선택적으로 식각하여, 복수개의 터널을 형성하는 단계; 및
    상기 복수개의 터널을 매립하면서 상기 액티브 채널 패턴을 둘러싸고, 상기 액티브 채널 패턴 상부에 돌출되는 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제20항에 있어서, 상기 제1 스페이서는 상기 식각 저지막 패턴을 이루는 물질과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제20항에 있어서, 상기 식각 저지막 패턴은 실리콘 질화물로 형성하고, 상기 더미 게이트 패턴은 실리콘 산화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제20항에 있어서, 상기 복수개의 게이트 형성층을 선택적으로 식각하여 복수개의 터널을 형성하기 이 전에,
    상기 액티브 채널 패턴, 소오스/드레인층 및 하드 마스크를 매립하도록 제1 절연막을 형성하는 단계;
    상기 하드 마스크 표면이 노출되도록 상기 제1 절연막을 평탄화하는 단계;
    상기 하드 마스크 및 제1 스페이서를 선택적으로 제거하는 단계; 및
    상기 하드 마스크 및 제1 스페이서가 제거된 부위에 노출되는 필드 영역의 산화막을 제거하여 상기 복수개의 게이트 형성층을 외부에 노출시키는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서, 상기 복수개의 터널을 매립하면서 상기 액티브 채널 패턴을 둘러싸고, 상기 액티브 채널 패턴 상부에 돌출되는 게이트를 형성한 이 후에,
    상기 제1 절연막을 상기 액티브 채널 패턴의 상부면까지 제거하는 단계;
    상기 노출된 게이트의 측면에 상기 제1 절연막과 식각 선택비를 갖는 물질로서 스페이서를 형성하는 단계;
    상기 액티브 채널 패턴의 저면이 노출되도록 상기 남아있는 제1 절연막을 제거하는 단계; 및
    상기 액티브 채널 패턴 표면 및 게이트 상부면에 실리사이드막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제24항에 있어서, 상기 제1 절연막은 실리콘 질화물로 형성하고, 상기 스페이서는 실리콘 산화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제20항에 있어서, 상기 최하부에 위치한 게이트 형성층 아래의 반도체 기판 표면에 채널 분리 영역을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제20항에 있어서, 상기 트리밍 공정은 상기 복수개의 채널층 및 복수개의 게이트 형성층 간에 식각 선택비가 실질적으로 동일한 조건으로 등방성 식각하여 수 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 반도체 기판에, 복수개의 채널층 및 복수개의 게이트 형성층이 서로 반복 적층되고, 액티브 및 필드 영역이 정의된 예비 액티브 패턴을 형성하는 단계;
    상기 예비 액티브 패턴 상에, 상부의 폭보다 하부의 폭이 큰 형상을 갖는 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 이용하여, 상기 기판의 표면이 노출될 때까지 상기 예비 액티브 패턴을 식각하는 단계;
    상기 하드 마스크 하부의 폭에 비해 상기 예비 액티브 패턴의 폭이 더 작아지도록 트리밍하여 액티브 채널 패턴을 형성하는 단계;
    상기 노출된 액티브 채널 패턴의 측면 및 기판 상부면에 실리콘을 성장시켜, 소오스/드레인층을 형성하는 단계;
    상기 복수개의 게이트 형성층을 선택적으로 식각하여, 복수개의 터널을 형성하는 단계; 및
    상기 복수개의 터널을 매립하면서 상기 액티브 채널 패턴을 둘러싸고, 상기 액티브 채널 패턴 상부에 돌출되는 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 제28항에 있어서, 상기 복수개의 게이트 형성층을 선택적으로 식각하여 관통하는 복수개의 터널을 형성하기 이 전에,
    상기 액티브 채널 패턴, 소오스/드레인층 및 하드 마스크를 매립하도록 제1 절연막을 형성하는 단계;
    상기 하드 마스크 표면이 노출되도록 상기 제1 절연막을 평탄화하는 단계;
    상기 하드 마스크를 선택적으로 제거하는 단계;
    상기 하드 마스크가 제거된 홈의 측면 부위에 스페이서를 형성하는 단계; 및
    상기 하드 마스크가 제거된 홈의 저면에 노출되어 있는 필드 영역의 산화막을 선택적으로 제거하여, 상기 복수개의 게이트 형성층을 외부에 노출시키는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제28항에 있어서, 상기 복수개의 터널을 매립하면서 상기 액티브 채널 패턴을 상기 액티브 채널 패턴을 둘러싸고, 상기 액티브 채널 패턴 상부에 돌출되는 게이트를 형성한 이 후에,
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