KR20070068736A - 매몰절연막 상에 형성된 다중 채널을 갖는 모스트랜지스터를 구비하는 반도체 장치 제조 방법 - Google Patents
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Abstract
기판 상에 매몰절연막 패턴을 형성하고 그 상부에 복수개의 채널층 및 복수개의 희생층들이 서로 반복 적층된 액티브 패턴들을 형성한다. 상기 액티브 패턴 측면 및 기판 표면에 단결정 실리콘막을 에피택셜 성장법으로 성장시키고 N형 또는 P형의 불순물을 이온주입하여 소오스/드레인 영역들을 형성한다. 상기 복수개의 희생층을 선택적으로 식각하여, 복수개의 터널을 형성한다. 복수개의 터널을 매립하면서 상기 채널층을 둘러싸고 상기 채널층과 절연되되, 상기 액티브 패턴 상부에 돌출되는 게이트 전극들을 형성하여 다중 채널을 갖는MOS 트랜지스터를 형성한다.
모스 트랜지스터, 다중 채널
Description
도 1 내지 8도는 본 발명의 실시예에 의한 다중 채널을 갖는 MOS 트랜지스터를 구비한 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 다중 채널을 갖는 MOS (Metal-Oxide Semiconductor) 트랜지스터 제조방법에 대한 것이다. 반도체 장치가 고집적화됨에 따라, 소자형성영역 크기가, 즉 액티브 영역이 감소하게 되었고, 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 줄어들게 되었다. 따라서 MOS 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향에 의한 쇼트-채널 효과(short channel effect)와 액티브 영역의 축소에 따라 채널의 폭도 감소하게 되어 역치 전압(threshold voltage)이 감소하는 역협채널 효과(inverse narrow width effect)가 나타난다. 따라서 이를 해결하기 위한 새로운 구조의 MOS 트랜지스터가 필요하게된 다.
본 발명의 목적은 매몰절연막 상에 형성된 다중 채널을 갖는 MOS 트랜지스터를 구비한 반도체 장치의 제조 방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명은,
반도체 기판에 매몰절연막 패턴과 그 상부에 복수개의 채널층 패턴들 및 희생층 패턴들이 서로 반복 적층된 액티브 패턴을 형성하는 단계;
상기 액티브 패턴의 측면과 상기 반도체 기판 상부면에 단결정 실리콘막을 에피택셜 방법으로 성장시키고 불순물 이온주입으로 소오스/드레인 영역을 형성하는 단계;
상기 복수개의 희생층 패턴들을 선택적으로 식각하여, 상기 액티브 패턴에 복수개의 터널들을 형성하는 단계; 및
상기 복수개의 터널들을 매립하면서 상기 각 각의 채널층 패턴들을 둘러싸고, 상기 채널층 패턴들과 절연되어 상기 액티브 패턴 상부에 돌출되는 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법을 제공한다.
이하, 본 발명의 실시예들을 도면을 참조하여 상세히 설명한다. 도면들에서, 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1 내지 도 8는 본 발명의 실시예에 의한 반도체 장치의 제조방법을 설명 하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(1) 상에 매몰 절연막(4)를 형성한다. 상기 매몰 절연막 상에 복수개의 채널층들(6) 및 희생층들(8)을 서로 반복하여 적층한다. 먼저 기판(1)상에 제1 채널층(6a)을 형성하고, 제1 채널층(6a)상에 제1 희생층(8a)을 형성한다. 이어서, 상기 제1 희생층(8a) 상에 제2 채널층(6b) 및 제2 희생층(8b)을 연속하여 형성하고 상기 제 2 희생층(8b) 상에 제3 채널층(6c)를 형성한다. 상기 채널층들(6) 및 희생층들(8)은 서로에 대해 식각 선택비를 갖는 단결정 반도체 물질들로 형성한다. 바람직하게는, 상기 채널층들(6)은 단결정 실리콘막으로 형성하고, 상기 희생층들(8)은 단결정 게르마늄막 또는 단결정 실리콘-게르마늄막으로 형성한다. 상기 채널층들(6) 및 희생층들(8)은 에피택시얼 성장법에 의해 형성할 수 있다. 또한, 상기 채널층들(6) 및 희생층들(8)의 두께와 반복 횟수는 만들고자 하는 트랜지스터의 목적에 따라 자유롭게 조절할 수 있다. 이때, 상기 채널층들(6)을 도핑된 단결정 실리콘막으로 형성함으로써, 채널 도핑을 미리 실시할 수도 있다.
도 2를 참조하면, 상기 제3 채널층(6c)상에 패드 산화막(9)과 소자분리막용 하드마스크 층(10)을 형성하고 상기 소자분리용 하드마스크 층(10)을 식각마스크로 이용하여 상기 채널층들(6) 및 희생층들(8)을 식각하여 상기 매몰 절연막(4)가 드러나도록, 소자 분리용 트렌치를 형성한다. 소자분리 트렌치를 매립하도록 화학 기상 증착(CVD) 방법으로 산화막을 증착하고, 에치백 또는 화학 기계적 연마(CMP) 공정으로 상기 산화막을 상기 소자분리용 하드마스크 층(10)의 표면이 노출될 때까지 평탄화시킴으로써 활성 영역을 정의하는 소자분리막(12)을 형성한다.
도 3을 참조하면, 상기 하드마스크(10) 상에 식각 저지용 절연막과 더미 게이트용 절연막을 형성한다. 상기 더미 게이트용 절연막 상에 더미게이트 마스크 패턴(18)을 형성하고 상기 식각 저지용 절연막, 더미 게이트용 절연막, 상기 하드마스크 층(10), 상기 패드 산화막(9)을 식각하여, 더미 게이트 패턴(16)과 식각 저지막 패턴(14)를 형성한다. 상기 더미 게이트 패턴(16)은 활성 영역 및 그 양측의 소자분리막(12)을 교차하도록 형성된다. 예를 들어 더미 게이트 패턴(16)은 도면의 지면을 수직으로 관통하는 방향으로 신장한다.
도 4를 참조하면, 상기 더미게이트 마스크 패턴(18)을 제거하고, 상기 상기 더미 게이트 패턴(16)을 마스크로 이용하여 채널층들(6)및 희생층들(8)과 상기 매몰절연막(4)를 식각하여 상기 더미 게이트 패턴(16)하부에 액티브 패턴(22)과 매몰절연막 패턴(4a)을 형성한다. 상기 매몰 절연막 패턴(4a)은 상기 액티브 패턴(22)에 자기정렬 된다. 상기 소자분리막(12) 아래에도 매몰절연막 패턴이 형성되어 있다. 상기 액티브패턴(22)과 상기 액티브 패턴(22)를 중심으로 좌 우의 상기 소자분리막(12) 사이에는 액티브 개구부(20)가 형성된다. 상기 액티브 패턴(22)을 이루는 복수개의 패턴된 채널층들(6) 및 희생층들(8)은 부분적으로 등방성 식각되어 상기 더미 게이트 패턴(16)의 폭보다 작을 수 있다.
도 5를 참조하면, 상기 액티브 개구부(20)에 노출된 반도체 기판(1) 표면 및 상기 제1 액티브 패턴(22)의 측면 상에 단결정 실리콘막을 선택적 에피택시얼 방법으로 성장시키고 불순물 이온을 주입하여 소오스/드레인 영역(24)를 형성한다. 상 기 소오스/드레인 영역(24) 하부에 상기 소오스/드레인 영역의 도전형과 반대 도전형의 불순물을 주입하여 채널 저지층(26)을 형성한다. 여기서, 채널 저지층 및 소오스/드레인 영역을 위한 불순물 이온 주입의 순서는 중요하지 않으며 어느 것을 먼저 하더라도 상관없다.
도 6을 참조하면, 상기 소오스/드레인 영역(24) 상부에 상기 더미 게이트 패턴을 완전히 매립하도록 실리콘 질화막(28)을 형성한다. 이어서, 더미 게이트 패턴(16)이 노출되도록 상기 실리콘 질화막(28)을 화학 기계적 연마한다. 상기 노출된 더미 게이트 패턴(16), 식각저지막(14), 상기 소자분리용 하드 마스크층(10),및 패드산화막(9)을 제거하여 게이트 개구부(30)을 형성한다. 계속해서 상기 게이트 개구부(30)에 노출되어 있는 소자분리막(12)(도면의 지면을 수직으로 관통하는 방향에서 노출되어 있는 소자분리막)을 선택적으로 식각하여, 상기 액티브 패턴(22)의 전, 후면을 노출시킨다. 이어서, 등방성 식각 공정으로 상기 복수개의 희생층들(6)을 선택적으로 제거하여, 상기 2 액티브 패턴(22)에 복수개의 터널들(32) 즉, 제1 터널(32a) 및 제2 터널(32b)를 형성한다. 이로써, 소오스/드레인 영역(24)은 터널(32)을 사이에 두고 배열된 복수 개의 채널층(6)으로 서로 연결된다.
도 7를 참조하면, 열산화 공정을 실시하여 상기 복수개의 터널들(32) 내부 표면 및 상기 게이트 개구부(30)에 노출된 상기 채널층(6c)상에 게이트 절연막(34)을 형성한다. 상기 복수개의 터널들(32), 도면의 지면을 수직으로 관통하는 방향에서 식각된 소자분리막(12) 영역 및 게이트 개구부(30)를 매립하면서, 상기 복수개의 터널을들(32)을 둘러싸도록 게이트 도전막(36)을 형성한다. 구체적으로, 상기 복수개의 터널들(32), 상기 식각된 소자분리 및 게이트 개구부(30)을 매립하는 다결정 실리콘, 또는 금속막을 증착한다.
도 8을 참조하면, 상기 게이트 도전막(36)을 패터닝하여, 상기 복수개의 터널들(32)을 매립하면서 상기 채널층들(6)과 상기 게이트 절연막(34)에 의해 절연되며 상기 복수의 채널층들(6)을 감싸는 제 1 게이트 전극부(38a)와, 상기 게이트 절연막(34)에 의해 상기 액티브 패턴의 최상부의 채널층(6c) 상부에 돌출되는 제2 게이트 전극부(38b)가 형성된다. 상기 제1 게이트 전극부(38a)와 제2 게이트 전극부(38b)는 게이트 전극(38)을 구성한다. 상기 실리콘 질화막(28)의 일부는 상기 제2 게이트 전극부(38b)의 측부에 형성될 수 있다. 한편, 상기 게이트 전극(38)이 다결정 실리콘막일 경우에 상기 소오스/드레인 영역(24)과 제2 게이트 전극부(38b) 상에 실리사이드막(40)을 형성할 수 있다.
본 발명은, 복수개의 채널층 하부에 얼라인된 매몰절연막 패턴을 형성하여 채널층 하부의 기판으로 누설전류가 발생하는 것을 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면, 복수개의 얇은 채널들을 형성하고 상기 채널들을 둘러싸도록 게이트 전극을 형성하며, 최하부 채널층 하부에 매몰절연막 패턴을 형성하여 기판으로 누설전류가 발생하는 것을 최소화하므로써 MOS 트랜지스터의 특성 열화를 방지할 수 있다. 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (6)
- 반도체 기판 상에 매몰 절연막 패턴과 그 상부에 복수개의 채널층 패턴들 및 희생층 패턴들이 서로 반복 적층된 액티브 패턴을 형성하는 단계;상기 액티브 패턴의 측면과 상기 반도체 기판 상부면에 단결정 실리콘막을 에피택셜 방법으로 성장시키고 불순물 이온주입으로 소오스/드레인 영역을 형성하는 단계;상기 복수개의 희생층 패턴들을 선택적으로 식각하여, 상기 액티브 패턴에 복수개의 터널들을 형성하는 단계; 및상기 복수개의 터널들을 매립하면서 상기 각 각의 채널층 패턴들을 둘러싸고, 상기 채널층 패턴들과 절연되되 상기 액티브 패턴 상부에 돌출되는 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1항에 있어서, 상기 소오스 /드레인 영역 하부에 채널저지층을 형성하는 것을 더 포함하는반도체 장치의 제조방법
- 제1 항에 있어서, 상기 채널층 패턴은 실리콘으로 형성하고, 상기 희생층 패턴은 실리콘-게르마늄, 또는 게르마늄으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 액티브 패턴과 매몰절연막 패턴을 형성하는 것은,상기 반도체기판 상에 매몰절연막을 형성하는 단계;상기 매몰절연막 상에 복수개의 채널층들 및 희생층들을 반복 적층하는 단계;상기 반복 적층된 희생층들 및 채널층들을 식각하여 소자분리 영역을 정의하는 소자분리 트렌치를 형성하는 단계;상기 소자분리 트렌치를 채우는 소자분리막을 형성하는 단계;상기 반복 적층된 희생층들 및 채널층들 중 최상부 채널층 상에 더미 게이트 패턴을 형성하는 단계; 및상기 더미 게이트 패턴을 마스크로 상기 반복 적층된 희생층들, 채널층들과 매몰절연막을 식각하고 노출된 상기 기판을 소정 깊이로 식각하는단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제4 항에 있어서, 상기 소자분리 트렌치를 형성단계는,상기 반복 적층된 희생층들 및 채널층들 상에 패드산화막과 소자분리용 하드마스크를 적층하고 상기 소자분리용 하드마스크를 식각마스크로 이용하여 상기 반복 적층된 희생층들 및 채널층들을 식각하여 소자분리 영역을 정의하는 소자분리 트렌치를 형성하는 단계를 특징으로 하는 반도체 장치의 제조방법.
- 제1 항에 있어서, 상기 복수개의 희생층 패턴들을 선택적으로 식각하여 복수 개의 터널들을 형성하는 단계는,상기 반도체기판 상에 매몰절연막을 형성하는 단계;상기 매몰절연막 상에 복수개의 채널층들 및 희생층들을 반복 적층하는 단계;상기 반복 적층된 희생층들 및 채널층들을 식각하여 소자분리 영역을 정의하는 소자분리 트렌치를 형성하는 단계;상기 소자분리 트렌치를 채우는 소자분리막을 형성하는 단계;상기 반복 적층된 희생층들 및 채널층들 중 최상부 채널층 상에 더미 게이트 패턴을 형성하는 단계; 및상기 더미 게이트 패턴을 마스크로 상기 반복 적층된 희생층들, 채널층들과 매몰절연막을 식각하고 노출된 상기 기판을 소정 깊이로 더 식각하여 상기 더미 게이트 패턴 하부에 액티브 패턴과 매몰절연막 패턴을 형성하는 단계;상기 액티브 패턴의 측면과 상기 반도체 기판 상부면에 단결정 실리콘막을 에피택셜 방법으로 성장시키고 불순물 이온주입으로 소오스/드레인 영역을 형성하는 단계;상기 액티브 패턴, 상기 소오스/드레인 영역 및 상기 더미 게이트 패턴을 매립하도록 실리콘 질화막을 형성하는 단계;상기 더미 게이트 패턴 표면이 노출되도록 상기 실리콘 질화막을 평탄화하는 단계;상기 더미 게이트 패턴을 선택적으로 제거하는 단계;상기 더미 게이트 패턴이 제거된 부위에 노출되는 상기 소자분리막을 제거하여 상기 복수개의 희생층 패턴들을 외부에 노출시키는 단계; 및상기 복수개의 희생층 패턴들을 선택적으로 식각하여, 상기 액티브 패턴에 복수개의 터널들을 형성하는 단계를 특징으로 하는 반도체 장치의 제조 방법.
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|---|---|---|---|---|
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2005
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