CN110299358B - 包括鳍型场效应晶体管的半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件和制造半导体器件的方法，该器件包括：从衬底突出的有源图案；多个栅极结构，每个栅极结构包括栅电极并交叉有源图案；以及在所述多个栅极结构之间的源极/漏极区域，其中源极/漏极区域包括与有源图案中的凹陷区域的底表面接触的高浓度掺杂层、与高浓度掺杂层的上表面和凹陷区域的侧壁接触的第一外延层、以及在第一外延层上的第二外延层，并且高浓度掺杂层具有与凹陷区域的底表面接触的第一区域以及与凹陷区域的侧壁接触的第二区域，第一区域比第二区域宽。

Description

包括鳍型场效应晶体管的半导体器件及其制造方法
技术领域
实施方式涉及包括鳍型场效应晶体管的半导体器件及其制造方法。
背景技术
可以期望地增加半导体器件的集成度。
发明内容
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：从衬底突出的有源图案；多个栅极结构，每个栅极结构包括栅电极并交叉有源图案；以及在所述多个栅极结构之间的源极/漏极区域，其中源极/漏极区域包括与有源图案中的凹陷区域的底表面接触的高浓度掺杂层、与高浓度掺杂层的上表面和凹陷区域的侧壁接触的第一外延层、以及在第一外延层上的第二外延层，并且高浓度掺杂层具有与凹陷区域的底表面接触的第一区域以及与凹陷区域的侧壁接触的第二区域，第一区域比第二区域宽。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：从衬底突出的有源图案；多个栅极结构，每个栅极结构包括栅电极并交叉有源图案；以及在所述多个栅极结构之间的源极/漏极区域，其中源极/漏极区域包括与有源图案中的凹陷区域的底表面和侧壁接触的第一外延层、与第一外延层的底端的上表面接触的高浓度掺杂层、以及覆盖高浓度掺杂层和第一外延层的第二外延层，并且高浓度掺杂层具有与第一外延层的底部的上表面接触的第一区域以及与第一外延层的侧壁接触的第二区域，第一区域比第二区域宽。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：从衬底突出的有源图案；多个栅极结构，每个栅极结构包括栅电极并交叉有源图案；以及在所述多个栅极结构之间的源极/漏极区域，其中源极/漏极区域包括在有源图案中的凹陷区域下面的注入掺杂层、在凹陷区域中的第一外延层、以及在第一外延层上的第二外延层。
实施方式可以通过提供一种制造半导体器件的方法来实现，该方法包括形成从衬底突出的有源图案；形成交叉有源图案的多个牺牲栅极图案；在所述多个牺牲栅极图案之间的有源图案中形成凹陷区域；形成与凹陷区域内部的底表面接触的高浓度掺杂层；形成与高浓度掺杂层的上表面和凹陷区域的侧壁接触的第一外延层；在第一外延层上形成第二外延层；在第二外延层上形成第三外延层；以及去除所述多个牺牲栅极图案并形成多个栅电极。
附图说明
通过参照附图详细描述示例性实施方式，特征对于本领域技术人员将是明显的，附图中：
图1示出显示根据一示例实施方式的鳍型场效应晶体管(FinFET)的结构的透视图。
图2示出沿图1的线I-I'、II-II'和III-III'截取的剖视图。
图3示出图2中所示的部分A的放大视图。
图4A至10B示出根据一示例实施方式的制造半导体器件的方法中的阶段。
图11示出显示根据一示例实施方式的FinFET的结构的透视图。
图12示出沿图11的线I-I'、II-II'和III-III'截取的剖视图。
图13示出图12中所示的部分C的放大视图。
图14A至16示出根据一示例实施方式的制造半导体器件的方法中的阶段。
图17示出显示根据一示例实施方式的FinFET的结构的透视图。
图18示出沿图17的线I-I'、II-II'和III-III'截取的剖视图。
图19A至20B示出根据一示例实施方式的制造半导体器件的方法中的阶段。
具体实施方式
在下文中，将参照附图描述根据示例实施方式的包括鳍型场效应晶体管(FinFET)的半导体器件及其制造方法。
图1示出显示根据一示例实施方式的FinFET的结构的透视图。图2示出沿图1的线I-I'、II-II'和III-III'截取的剖视图。图3示出图2中所示的部分A的放大视图。
参照图1至3，根据示例实施方式的包括FinFET的半导体器件可以包括衬底100、形成在衬底100上的有源图案AP、其中形成栅电极140的栅极结构GS、以及其中形成高浓度掺杂层120的源极/漏极区域SD。
衬底100可以是半导体衬底。例如，衬底100可以是体硅衬底或绝缘体上硅(SOI)衬底。有源图案AP可以形成为从衬底100的上表面突出。有源图案AP可以以在第一方向D1上或沿第一方向D1延伸的条的形式设置在衬底100的上表面上。有源图案AP的长轴可以设置在第一方向D1上，并且有源图案AP的短轴可以设置在交叉第一方向D1的第二方向D2上。有源图案AP可以在垂直于第一方向D1和第二方向D2的第三方向D3上(例如从衬底100)突出。有源图案AP可以是衬底100的一部分，或者可以包括从衬底100生长的外延层。有源图案AP可以掺杂有第一导电类型杂质。在一实施方案中，例如，如图1和2所示，可以包括一个有源图案AP。在一实施方案中，多个有源图案AP可以设置在衬底100上。
器件隔离图案102可以设置在有源图案AP的两侧。器件隔离图案102可以包括例如氧化物、氮化物和/或氮氧化物。器件隔离图案102可以设置为围绕有源图案AP的侧壁，并且可以将FinFET的有源图案AP彼此分开。例如，器件隔离图案102可以覆盖有源图案AP的侧壁的部分。例如，有源图案AP的上部可以由器件隔离图案102暴露。有源图案AP的由器件隔离图案102暴露的上部可以被定义为有源鳍AF。有源鳍AF可以局部地设置在栅极结构GS下面。
交叉有源图案AP的栅极结构GS可以设置在衬底100上。栅极结构GS可以在第三方向D3上突出并且在第二方向D2上(例如纵向)延伸。栅极结构GS可以形成为交叉有源图案AP并且可以覆盖有源鳍AF的上表面和侧表面。
栅极结构GS可以包括栅电极140、栅极电介质图案135和栅极间隔物112。栅电极140可以设置为交叉有源图案AP。栅极间隔物112可以设置在栅电极140的两个侧壁上。栅极电介质图案135可以设置在栅极间隔物112与栅电极140之间。栅极电介质图案135也可以设置在栅电极140与有源鳍AF之间。栅极电介质图案135可以从有源鳍AF水平地延伸，以部分地覆盖器件隔离图案102的每个的上表面。栅极电介质图案135可以沿栅电极140的底表面延伸。
在一实施方案中，栅电极140可以包括导电金属氮化物(例如钛氮化物、钽氮化物等)和金属(例如铝、钨等)中的至少一种。在一实施方案中，栅极间隔物112可以包括氮化物(例如硅氮化物)。栅极电介质图案135可以包括至少一个高电介质膜。在一实施方案中，栅极电介质图案135可以包括例如铪氧化物、铪硅酸盐、锆氧化物和锆硅酸盐中的至少一种。
多个栅极结构GS可以被提供，并且多个栅极结构GS可以交叉至少一个有源图案AP。例如，一对栅极结构GS可以在第一方向D1上彼此间隔开，并且可以在第二方向D2上延伸以交叉一个有源图案AP。
凹陷区域116(见图7A和7B)可以形成在形成于彼此相邻的栅极结构GS的两侧的有源图案AP上。例如，凹陷区域116可以形成在多个栅极结构GS之间。在附图中，凹陷区域116示出为形成在彼此相邻的两个栅极结构GS之间。在一实施方案中，凹陷区域116可以限定在局部地设置于栅极结构GS下方的有源鳍AF之间的空间中。凹陷区域116可以形成为具有向下逐渐变窄的U形。高浓度掺杂层120和源极/漏极外延层130可以形成在凹陷区域116的每个内部，以形成源极/漏极区域SD。例如，源极可以形成在源极/漏极区域SD的一侧并且漏极可以形成在其另一侧,且栅电极140插置其间。
随着半导体器件按比例缩小，可以通过增加有源鳍AF的高度并深深地形成源极/漏极区域SD的凹陷区域116而形成FinFET。当凹陷区域116形成有50至60nm的深度时，可以增加有用沟道的深度，同时根据凹陷区域116的形状可以不增加沟道的实际深度。由于制造工艺的限制，当凹陷区域116被深深地形成时，凹陷区域116可以不具有均匀的U形，并且凹陷区域116可以具有向下逐渐变窄的形状。结果，可以根据凹陷区域116的轮廓确定源极/漏极沟道的宽度。凹陷区域116的底部区域中的源极/漏极沟道的宽度可以比凹陷区域116的顶部区域中的源极/漏极沟道的宽度更宽。因此，在沟道的宽度上可能发生偏差，并且可能降低半导体器件的效率。
在根据示例实施方式的包括FinFET的半导体器件中，高浓度掺杂层120可以设置在凹陷区域116的下端部分。源极/漏极外延层130可以覆盖高浓度掺杂层120。高浓度掺杂层120可以设置在凹陷区域116的下端部分处，使得源极/漏极沟道中的顶部区域和底部区域的宽度可以是恒定的。
高浓度掺杂层120可以形成为离凹陷区域116的下端部分具有预定高度(例如1至10nm)。高浓度掺杂层120可以包括具有与衬底100的晶格常数不同的晶格常数的半导体材料。硅(Si)、硅锗(SiGe)或锗(Ge)可以在凹陷区域116内部以外延方式生长为具有1至10nm的厚度从而形成外延层，例如硅锗层。此后，硅锗层(外延层)可以由第一导电类型杂质掺杂以形成高浓度掺杂层120。硅锗层(外延层)可以由磷(P)、碳(C)、硼(B)、锡(Sn)、镓(Ga)和砷(As)中的至少一种以高浓度掺杂以形成高浓度掺杂层120。在一实施方案中，硅锗层可以掺杂有碳(C)以及另外的掺杂剂。结可以形成在高浓度掺杂层120与有源图案AP之间的界面处。高浓度掺杂层120可以被形成以覆盖凹陷区域116的底表面。高浓度掺杂层120可以具有预定厚度，并且高浓度掺杂层120可以与凹陷区域116的侧壁的一部分接触，但是可以不被形成为完全覆盖凹陷区域116的侧壁。例如，高浓度掺杂层120可以完全覆盖凹陷区域116的底表面，并且可以仅覆盖凹陷区域116的侧壁的一部分。因此，高浓度掺杂层120可以与凹陷区域116的整个底表面接触以覆盖第一区域。高浓度掺杂层120可以与凹陷区域116的侧壁的一部分接触以覆盖第二区域。在一实施方案中，高浓度掺杂层120的与凹陷区域116的底表面接触的第一区域可以比高浓度掺杂层120的与凹陷区域116的侧壁接触的第二区域宽。
例如，外延层可以用二氯硅烷(DCS)、SiH4、Si2H6、GeH4、B2H6和氯化氢(HCl)中的至少一种气体生长并由硼(B)掺杂以形成高浓度SiGe:B掺杂层120。在这种情况下，锗(Ge)的浓度可以范围从10原子％至50原子％，硼(B)的浓度可以范围从1×1018原子/cm3至1×1021原子/cm3。当外延层掺杂有碳(C)、锡(Sn)、镓(Ga)或砷(As)时，杂质的浓度可以范围从1×1018原子/cm3至1×1021原子/cm3。
源极/漏极外延层130可以设置在凹陷区域116中。源极/漏极外延层130可以形成为覆盖高浓度掺杂层120的上部。源极/漏极外延层130可以形成为覆盖凹陷区域116的侧壁。源极/漏极外延层130可以具有其中多个外延层EP1至EP3顺序堆叠的结构。多个外延层EP1至EP3可以包括具有与衬底100的晶格常数不同的晶格常数的半导体材料，并且可以掺杂有与第一导电类型杂质不同的第二导电类型杂质。
第一外延层EP1可以被设置为覆盖凹陷区域116的侧壁和高浓度掺杂层120。在这种情况下，第一外延层EP1可以与高浓度掺杂层120的上表面接触并且与凹陷区域116的侧壁接触。第一外延层EP1可以形成为比用作缓冲层的高浓度掺杂层120厚。高浓度掺杂层120可以设置在第一外延层EP1下面，并且第一外延层EP1的底部的厚度可以大于第一外延层EP1的侧壁的厚度。第一外延层EP1可以包括低浓度硅锗层。第一外延层EP1的锗浓度可以范围从10原子％至30原子％。第一外延层EP1可以由碳(C)或硼(B)以低浓度掺杂。
第二外延层EP2和第三外延层EP3可以被设置为覆盖第一外延层EP1。第二外延层EP2和第三外延层EP3中的每个可以是包括高浓度半导体材料作为用于对有源鳍AF施加应力的体层的外延层。例如，第二外延层EP2和第三外延层EP3中的每个可以包括硅锗层。在这种情况下，第二外延层EP2和第三外延层EP3中的每个的锗浓度可以大于第一外延层EP1的锗浓度。例如，第二外延层EP2和第三外延层EP3中的每个的锗浓度可以范围从30原子％至70原子％。
在一实施方案中，第二外延层EP2和第三外延层EP3所掺杂的第二导电类型杂质的浓度可以大于第一外延层EP1的杂质的浓度。第二外延层EP2和第三外延层EP3中的每个可以掺杂有碳(C)或硼(B)。另外，第二外延层EP2所掺杂的第二导电类型杂质的浓度可以大于第三外延层EP3的杂质的浓度。例如，当第一外延层EP1至第三外延层EP3掺杂有硼时，第二外延层EP2所掺杂的碳或硼的浓度可以范围从1×1021原子/cm3至5×1021原子/cm3。第一外延层EP1所掺杂的碳或硼的浓度可以范围从1×1018原子/cm3至1×1019原子/cm3。
例如，第三外延层EP3所掺杂的碳或硼的浓度可以是1×1020原子/cm3或更高，并且可以低于第二外延层EP2所掺杂的碳或硼的浓度。
在一实施方案中，第二外延层EP2与第三外延层EP3之间的界面可以位于比有源鳍AF的上表面低的水平。在一实施方案中，第三外延层EP3的最上部分可以位于比有源鳍AF的上表面低的水平。
上述源极/漏极外延层130和高浓度掺杂层120可以构成三维FinFET的源极/漏极区域SD。包括高浓度掺杂层120和源极/漏极外延层130的半导体器件可以是p沟道金属氧化物半导体(PMOS)晶体管。源极/漏极外延层130可以包括具有比衬底100的晶格常数大的晶格常数的材料(例如硅锗)，并且可以向有源鳍AF提供压缩力。结果，可以在PMOS晶体管的沟道区域中改善作为多数载流子的电子的迁移率。在一实施方案中，包括高浓度掺杂层120和源极/漏极外延层130的半导体器件可以是n沟道金属氧化物半导体(NMOS)晶体管。在这种情况下，高浓度掺杂层120和源极/漏极外延层130所掺杂的杂质可以是不同的。
覆盖源极/漏极区域SD的下层间绝缘膜125可以设置在衬底100上。下层间绝缘膜125的上表面和栅极结构GS的上表面可以基本上共面。下层间绝缘膜125可以包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜和低电介质膜中的至少一种。
在一实施方案中，上层间绝缘膜可以设置在包括栅极结构GS的衬底100上。上层间绝缘膜可以包括氧化物、氮化物和/或氮氧化物。接触孔可以被设置以穿过上层间绝缘膜和下层间绝缘膜125并暴露源极/漏极区域SD。接触插塞可以设置在接触孔的每个中。另外，连接到每个接触插塞的互连可以设置在上层间绝缘膜上。互连可以使用接触插塞电连接到源极/漏极区域SD。接触插塞和互连可以包括导电材料。
在诸如根据示例实施方式的FinFET的三维FET中，与二维器件不同，有源鳍AF的一些表面可以用作沟道。例如，不仅有源鳍AF的上表面而且侧表面可以用作沟道。因此，根据有源鳍AF的高度均匀地制造有源鳍AF的侧壁轮廓可能是半导体器件的特性中的重要因素。随着半导体器件被高度集成，由于各种约束，可能不容易实现具有均匀侧壁轮廓的有源鳍。
根据示例实施方式，高浓度掺杂层120可以设置在凹陷区域116的下端部分上，并且具有U形剖面的源极/漏极区域SD可以通过调节高浓度掺杂层120所掺杂的杂质的浓度而被电地形成。例如，凹陷区域116可以具有这样的形状，其中源极/漏极区域SD的顶部区域的物理宽度宽并且底部区域的物理宽度窄。通过将高浓度掺杂层120设置在凹陷区域116的下端部分上，源极/漏极区域SD的顶部区域与底部区域之间的电沟道的长度可以恒定地形成。此外，源极/漏极外延层130可以设置在高浓度掺杂层120之上，并且源极/漏极外延层130所掺杂的杂质的浓度可以被调节。源极/漏极区域SD的顶部区域与底部区域之间的沟道的长度可以通过外延层130恒定地形成。例如，尽管源极/漏极区域SD的顶部区域和底部区域的物理宽度可以不同，但是通过或由于高浓度掺杂层120和外延层130，源极/漏极区域SD的顶部区域与底部区域之间的电沟道的长度可以恒定地形成或是均匀的。因此，半导体器件的电特性可以通过电地实现U形结轮廓来改善。
图4A至10B示出根据一示例实施方式的制造半导体器件的方法中的阶段。
参照图4A和4B，可以通过图案化衬底100来形成有源图案AP。有源图案AP可以通过在衬底100上形成掩模图案并使用掩模图案作为蚀刻掩模执行各向异性蚀刻工艺而形成。有源图案AP可以掺杂有第一导电类型杂质。
在形成有源图案AP时，限定有源图案AP的多个沟槽101可以形成在衬底100中。多个沟槽101可以在第一方向D1上延伸。多个沟槽101可以在交叉第一方向D1的第二方向D2上彼此间隔开。因此，有源图案AP可以形成为在第一方向D1上延伸。
在图4A中，示出了一个有源图案AP，示出了衬底100的整个区域的一部分，并且多个有源图案AP可以设置在衬底100上。多个有源图案AP可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。
随后，器件隔离图案102可以形成在沟槽101的每个中以暴露有源图案AP的上侧壁。器件隔离图案102的上表面可以形成为位于比有源图案AP的上表面低的水平。
填充沟槽101的器件隔离膜可以形成在衬底100上。随后，可以执行平坦化器件隔离膜的工艺使得留在有源图案AP上的掩模图案的上表面被暴露。然后，器件隔离膜的被平坦化的上部可以部分地凹入。相应地，器件隔离膜的上部可以被凹入，从而可以形成暴露有源图案AP的上侧壁的器件隔离图案102。器件隔离膜可以包括硅氧化物，并且可以通过化学气相沉积(CVD)工艺形成。器件隔离膜的平坦化可以使用回蚀刻工艺和/或化学机械抛光(CMP)工艺执行。例如，器件隔离膜的凹陷可以使用湿蚀刻工艺执行。用于形成有源图案AP的蚀刻工艺可以使用具有蚀刻选择性的蚀刻条件执行。这里，有源图案AP的由器件隔离图案102暴露的上部可以被定义为有源鳍AF。在形成器件隔离图案102之后，设置在有源图案AP上的掩模图案(未示出)可以被去除。
参照图5A和5B，蚀刻停止图案105可以设置在器件隔离图案102和有源鳍AF上。然后，牺牲栅极图案107可以形成在蚀刻停止图案105上。蚀刻停止图案105可以形成在衬底100上以交叉有源鳍AF。有源鳍AF可以被形成为使得其长度在第一方向D1上延伸。蚀刻停止图案105可以形成为使得其长度在第二方向D2上延伸以交叉有源鳍AF。
首先，覆盖有源鳍AF的蚀刻停止膜和牺牲栅极膜可以顺序地形成在衬底100上。例如，蚀刻停止膜可以包括硅氧化物。牺牲栅极膜可以包括相对于蚀刻停止膜具有蚀刻选择性的材料。例如，牺牲栅极膜可以包括多晶硅。牺牲栅极膜可以通过CVD工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺形成。在形成牺牲栅极膜之后，牺牲栅极膜的上表面可以被平坦化。栅极掩模图案109可以形成在牺牲栅极膜的被平坦化的上表面上，并且可以执行使用栅极掩模图案109作为蚀刻掩模的各向异性蚀刻工艺。结果，可以形成交叉有源鳍AF的牺牲栅极图案107。多个牺牲栅极图案107可以被提供，并且一个牺牲栅极图案107或多个牺牲栅极图案107可以交叉至少一个有源鳍AF。例如，一对牺牲栅极图案107可以在第一方向D1上彼此间隔开，并且可以在交叉第一方向D1的第二方向D2上延伸以交叉有源鳍AF。栅极掩模图案109可以包括例如硅氮化物。
在形成牺牲栅极图案107之后，设置在牺牲栅极图案107的两侧的蚀刻停止膜可以被去除，并且可以在牺牲栅极图案107的每个下面形成蚀刻停止图案105。蚀刻停止图案105可以沿牺牲栅极图案107的底表面延伸，以覆盖器件隔离图案102的上表面的部分。
由于牺牲栅极图案107形成为交叉有源鳍AF，所以第一区域R1和第二区域R2可以限定在有源鳍AF中。这里，第一区域R1是有源鳍AF的位于牺牲栅极图案107下面的部分。第二区域R2可以位于该对牺牲栅极图案107之间。上述蚀刻停止图案105、牺牲栅极图案107和栅极掩模图案109可以构成牺牲栅极结构SGS。
参照图6A和6B，栅极间隔物112可以形成在牺牲栅极结构SGS的两个侧壁上。栅极间隔物膜可以共形地形成在其上形成有牺牲栅极结构SGS的衬底100上。随后，栅极间隔物112可以通过执行用于暴露牺牲栅极结构SGS的上表面的完全各向异性蚀刻工艺来形成。作为蚀刻工艺的结果，可以暴露有源鳍AF的第二区域R2的上表面和器件隔离图案102的上表面。
另外，可以保留栅极间隔物膜并且可以形成鳍型间隔物113。栅极间隔物膜可以包括例如硅氮化物。在一实施方案中，栅极间隔物膜可以包括诸如SiCN或SiOCN的低k氮化物。栅极间隔物膜可以通过诸如CVD工艺或ALD工艺的沉积工艺形成。
参照图7A和7B，有源图案AP的设置在牺牲栅极结构SGS两侧的部分可以被去除，从而可以形成凹陷区域116。有源鳍AF的第二区域R2可以通过使用栅极掩模图案109和栅极间隔物112作为蚀刻掩模执行蚀刻工艺被去除，因此可以形成凹陷区域116。在这种情况下，凹陷区域116的底表面可以位于有源图案AP与有源鳍AF之间的界面L1处。
在一实施方案中，凹陷区域116可以通过顺序地执行各向异性蚀刻工艺和各向同性蚀刻工艺来形成。因此，第二区域R2可以通过各向异性蚀刻工艺在深度方向上被蚀刻，并且可以通过各向同性蚀刻工艺朝向有源鳍AF被横向地蚀刻。凹陷区域116的下部可以具有向下逐渐变窄的形状。例如，凹陷区域116可以形成为具有其下部的宽度窄的U形。
凹陷区域116的形状可以由根据衬底100的晶面的蚀刻速率的差异引起。例如，衬底100的[111]晶面可能比[100]晶面和[110]晶面更难蚀刻。因此，当执行各向同性蚀刻工艺时，衬底100的[111]晶面可以用作蚀刻停止表面。最终，凹陷区域116的形状可以由具有[111]晶面的第一侧表面和第二侧表面确定。
在一实施方案中，可以使用相对于鳍型间隔物113(见图6A和6B)具有相对高的蚀刻选择性的蚀刻条件来执行用于形成凹陷区域116的蚀刻工艺。在执行蚀刻工艺的同时，鳍型间隔物113的蚀刻量可以相对较小。因此，即使在去除有源鳍AF的第二区域R2之后，鳍型间隔物113的部分也可以留在器件隔离图案102上。例如，鳍型间隔物113的部分(见图6A和6B)可以保留从而可以形成辅助间隔物114。
参照图7C和7D，凹陷区域116的深度可以根据制造工艺的条件而调节。例如，如图7C所示，凹陷区域116的深度可以通过减少有源图案AP的去除量来减小。在这种情况下，凹陷区域116的底表面可以位于比有源图案AP与有源鳍AF之间的界面L1更高的水平。例如，如图7D所示，凹陷区域116的深度可以通过增加有源图案AP的去除量来增加。在这种情况下，凹陷区域116的底表面可以位于比有源图案AP与有源鳍AF之间的界面L1更低的水平。
参照图8A至8D和图9，高浓度掺杂层120可以形成在凹陷区域116下面，并且源极/漏极外延层130可以被形成以覆盖高浓度掺杂层120。高浓度掺杂层120和源极/漏极外延层130可以设置在凹陷区域116内部以形成源极/漏极区域SD。例如，源极可以形成在源极/漏极区域SD的一侧并且漏极可以形成在其另一侧，且栅电极140插置其间。
硅(Si)、硅锗(SiGe)或锗(Ge)可以以外延方式在凹陷区域116内部生长为具有1至10nm的厚度以形成外延层(例如硅锗层)。
例如，硅锗层(外延层)可以在具有10至300托的压力和500至700℃的温度的条件下形成。然后，硅锗层(例如外延层)可以由第一导电类型杂质掺杂以形成高浓度掺杂层120。高浓度掺杂层120可以包括具有与半导体衬底100的晶格常数不同的晶格常数的半导体材料。
例如，硅锗层(外延层)可以由磷(P)、碳(C)、硼(B)、锡(Sn)、镓(Ga)和砷(As)中的至少一种以高浓度掺杂以形成高浓度掺杂层120。在一实施方案中，硅锗层可以掺杂有碳(C)以及另外的掺杂剂。结可以形成在高浓度掺杂层120与有源图案AP之间的界面处。高浓度掺杂层120可以覆盖凹陷区域116的底表面。高浓度掺杂层120可以具有预定厚度，并且高浓度掺杂层120可以与凹陷区域116的侧壁的一部分接触但是可以不被形成为使得完全覆盖凹陷区域116的侧壁。例如，高浓度掺杂层120可以完全覆盖凹陷区域116的底表面并且可以仅覆盖凹陷区域116的侧壁的一部分。因此，高浓度掺杂层120可以与凹陷区域116的整个底表面接触以覆盖第一区域。高浓度掺杂层120可以与凹陷区域116的侧壁的一部分接触以覆盖第二区域。在这种情况下，高浓度掺杂层120的与凹陷区域116的底表面接触的第一区域可以比高浓度掺杂层120的与凹陷区域116的侧壁接触的第二区域更宽或更大。凹陷区域116的侧壁可以与第一外延层EP1接触。
外延层可以在具有10至300托的压力及500至700℃的温度的条件下用二氯硅烷(DCS)、SiH4、Si2H6、GeH4、B2H6和氯化氢(HCl)中的至少一种气体生长并且可以用硼(B)掺杂以形成高浓度SiGe:B掺杂层120。在这种情况下，锗(Ge)的浓度可以范围从10至50原子％，并且硼(B)的浓度可以范围从1x1018至1x1021原子/cm3。例如，当外延层掺杂有碳(C)、锡(Sn)、镓(Ga)或砷(As)时，杂质的浓度可以范围从1×1018至1×1021原子/cm3。
如图8C所示，当凹陷区域116的底表面位于比有源图案AP与有源鳍AF之间的界面L1更高的水平时，可以调节高浓度掺杂层120所掺杂的杂质的浓度。在这种情况下，图8C中所示的高浓度掺杂层120所掺杂的杂质的浓度可以低于图8B中所示的高浓度掺杂层120所掺杂的杂质的浓度。
如图8D所示，当凹陷区域116的底表面位于比有源图案AP与有源鳍AF之间的界面L1低的水平时，可以调节高浓度掺杂层120所掺杂的杂质的浓度。在这种情况下，图8D中所示的高浓度掺杂层120所掺杂的杂质的浓度可以高于图8B中所示的高浓度掺杂层120所掺杂的杂质的浓度。
随后，源极/漏极外延层130可以被形成以覆盖高浓度掺杂层120的上部。源极/漏极外延层130可以具有其中多个外延层EP1至EP3被顺序堆叠的结构。多个外延层EP1至EP3可以包括具有与衬底100的晶格常数不同的晶格常数的半导体材料，并且可以掺杂有与第一导电类型杂质不同的第二导电类型杂质。
源极/漏极外延层130可以通过使用由凹陷区域116暴露的有源图案AP作为籽晶层执行选择性外延生长工艺来形成以覆盖高浓度掺杂层120。也就是，源极/漏极外延层130可以通过使用有源鳍AF的限定凹陷区域116的侧壁以及侧壁之间的有源图案AP的上表面作为籽晶层执行选择性外延生长工艺来形成。源极/漏极外延层130可以包括具有与衬底100的晶格常数不同的晶格常数的半导体材料，并且可以提供多个外延层。
在一实施方案中，源极/漏极外延层130可以包括顺序形成的第一外延层EP1至第三外延层EP3。第一外延层EP1可以形成为包括低浓度半导体材料的外延层。第一外延层EP1可以通过原位方法由低浓度第二导电类型杂质掺杂。例如，第一外延层EP1可以形成为硅锗层，其通过原位方法由碳(C)或硼(B)掺杂。在这种情况下，第一外延层EP1的锗浓度可以小于30原子％，并且第一外延层EP1所掺杂的碳或硼的浓度可以范围从1×1018至1×1019原子/cm3。第一外延层EP1可以通过使用由凹陷区域116暴露的有源图案AP作为籽晶层执行第一选择性外延生长工艺来形成。在一实施方案中，第一选择性外延生长工艺可以在比用于形成第二外延层EP2和第三外延层EP3的选择性外延生长工艺(这将在下面描述)中的压力条件高的压力条件下执行。例如，第一选择性外延生长工艺可以在50托至300托的压力条件下进行。因此，第一外延层EP1可以基本上且共形地形成在凹陷区域116的内表面上。第一外延层EP1可以形成在凹陷区域116中以覆盖凹陷区域116的侧壁和高浓度掺杂层120。第一外延层EP1的底部可以具有第一厚度，并且第一外延层EP1的侧表面可以形成为具有小于第一厚度的厚度。
随后，第二外延层EP2可以形成为包括高浓度半导体材料的外延层。第二外延层EP2可以通过原位方法由高浓度第二导电类型杂质掺杂。例如，第二外延层EP2可以形成为通过原位方法由硼掺杂的硅锗层。在这种情况下，第二外延层EP2的锗浓度可以范围从30至70原子％，并且第二外延层EP2所掺杂的碳或硼的浓度可以范围从1×1021至1×1023原子/cm3。第二外延层EP2可以通过使用第一外延层EP1作为籽晶层执行第二选择性外延生长工艺来形成。第二选择性外延生长工艺可以在比第一选择性外延生长工艺的压力条件低的压力条件下执行。例如，第二选择性外延生长工艺可以在10托至30托的压力条件下执行。结果，第二外延层EP2的底部可以形成为具有第二厚度，该第二厚度大于第一外延层EP1的底部的厚度。第二外延层EP2的侧表面可以形成为具有比第一外延层EP1的侧表面的厚度大的厚度。
随后，第三外延层EP3可以形成为包括高浓度半导体材料的外延层，并且可以掺杂有第二导电类型杂质，其具有比第一外延层EP1的浓度高且比第二外延层EP2的浓度低的浓度。例如，第三外延层EP3可以形成为通过原位方法由硼掺杂的硅锗层。在这种情况下，第三外延层EP3的锗浓度可以范围从30至70原子％，并且第三外延层EP3所掺杂的硼的浓度可以范围从1×1020至1×1021原子/cm3。第三外延层EP3可以通过使用第二外延层EP2作为籽晶层执行第三选择性外延生长工艺来形成。第三选择性外延生长工艺可以在10托至100托的压力条件下执行。
在一实施方案中，第三外延层EP3可以形成为包括高浓度半导体材料的外延层，并且可以掺杂有第二导电类型杂质，其具有比第一外延层EP1和第二外延层EP2的每个的浓度高的浓度。
上述第一选择性外延生长工艺至第三选择性外延生长工艺可以在同一腔室中连续执行。上述源极/漏极外延层130和高浓度掺杂层120可以构成三维FinFET的源极/漏极区域SD。
根据示例实施方式，高浓度掺杂层120可以设置在凹陷区域116的下端部分上，并且具有U形剖面(例如具有圆形下端)的源极/漏极区域SD可以通过调节高浓度掺杂层120所掺杂的杂质的浓度而被电地形成。例如，通过将高浓度掺杂层120设置在凹陷区域116的下端部分，源极/漏极区域SD的顶部区域与底部区域之间的电沟道的长度可以被恒定地形成或者可以是均匀的。此外，源极/漏极外延层130可以设置在高浓度掺杂层120之上，并且源极/漏极外延层130所掺杂的杂质的浓度可以被调节。源极/漏极区域SD的顶部区域与底部区域之间的沟道的长度可以被恒定地形成或者可以是均匀的。因此，半导体器件的电特性可以通过电地实现U形结轮廓来改善。
参照图10A和10B，下层间绝缘膜125可以形成在其中形成源极/漏极区域SD的衬底100上。下层间绝缘膜125可以被形成以覆盖源极/漏极区域SD和牺牲栅极结构SGS。下层间绝缘膜125可以包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜和低电介质膜中的至少一种。随后，平坦化下层间绝缘膜125的工艺可以被执行直到牺牲栅极图案107(见图8A和8B)的上表面被暴露。平坦化工艺可以包括回蚀刻工艺和/或CMP工艺。图8A和8B中所示的牺牲栅极图案107和蚀刻停止图案105可以被去除。因此，间隙区域150可以被形成以暴露栅极间隔物112之间的有源鳍AF。间隙区域150可以在第二方向D2上延伸。间隙区域150可以通过执行用于选择性地去除图8A和8B中所示的牺牲栅极图案107和蚀刻停止图案105的蚀刻工艺来形成。
参照结合图1和2的附图，栅极电介质图案135和栅电极140可以顺序地形成在间隙区域150中。首先，栅极电介质膜可以完全形成在其中形成有间隙区域150的衬底100上。栅极电介质膜可以被共形地形成从而不完全填充间隙区域150。例如，栅极电介质膜可以覆盖有源鳍AF并且可以延伸到由间隙区域150暴露的栅极间隔物112的侧壁和下层间绝缘膜125的上表面。在一实施方案中，栅极电介质膜可以由具有比硅氧化物膜更高的介电常数的高电介质材料形成。例如，栅极电介质膜可以包括铪氧化物、铪硅酸盐、锆氧化物和锆硅酸盐中的至少一种。栅极电介质膜可以通过执行CVD工艺或ALD工艺来形成。
随后，填充间隙区域150的栅电极膜可以形成在栅极电介质膜上，并且平坦化栅电极膜和栅极电介质膜的工艺可以被执行，使得下层间绝缘膜125的上表面被暴露。结果，栅极电介质图案135和栅电极140可以局部地形成在间隙区域150中。栅极电介质图案135和栅电极140可以在第二方向D2上延伸。在一实施方案中，栅电极膜可以包括至少一个金属层。在一实施方案中，栅电极膜可以包括钛、钨、钽和铝中的至少一种。在一实施方案中，栅电极膜可以包括顺序堆叠的导电金属氮化物(例如钛氮化物、钽氮化物等)和金属(例如铝、钨等)。上述栅电极140、栅极间隔物112和栅极电介质图案135可以构成栅极结构GS。
在一实施方案中，上层间绝缘膜可以形成在包括栅极结构GS的衬底100上。
上层间绝缘膜可以包括氧化物、氮化物和/或氮氧化物。随后，接触孔可以被形成以穿过上层间绝缘膜和下层间绝缘膜125并暴露源极/漏极区域SD。接触插塞可以形成在接触孔的每个中。另外，连接到每个接触插塞的互连可以形成在上层间绝缘膜上。互连可以通过接触插塞电连接到源极/漏极区域SD的每个。接触插塞和互连可以包括导电材料。
图11示出显示根据一示例实施方式的FinFET的结构的透视图。图12示出沿图11中所示的线I-I'、II-II'和III-III'截取的剖视图。图13示出图12中所示的部分C的放大视图。
在根据图11和12中所示的示例实施方式的包括FinFET的半导体器件中，除高浓度掺杂层220和源极/漏极区域230之外的构造可以与参照图1至3描述的半导体器件的构造相似或相同。在参照图11至13描述根据示例实施方式的包括FinFET的半导体器件时，与参照图1至3描述的半导体器件的构造相似或相同构造的详细描述可以被省略。
参照图11至13，根据示例实施方式的包括FinFET的半导体器件可以包括衬底200、形成在衬底200上的有源图案AP、其中形成栅电极240的栅极结构GS、以及其中形成高浓度掺杂层220的源极/漏极区域230。
有源图案AP可以形成为从衬底200的上表面突出。有源图案AP可以以在第一方向上延伸的条的形式设置在衬底200的上表面上。有源图案AP可以是衬底200的一部分，或者可以包括从衬底200生长的外延层。有源图案AP可以掺杂有第一导电类型杂质。
器件隔离图案202可以设置在有源图案AP的两侧。器件隔离图案202可以设置为围绕有源图案AP的侧壁，并且可以将FinFET的有源图案AP彼此分开。在这种情况下，器件隔离图案202可以覆盖有源图案AP的侧壁的部分。
交叉有源图案AP的栅极结构GS可以设置在衬底200上。栅极结构GS可以形成为交叉有源图案AP并且可以覆盖有源鳍AF的上表面和侧表面。
栅极结构GS可以包括栅电极240、栅极电介质图案235和栅极间隔物212。栅电极240可以设置为交叉有源图案AP。栅极间隔物212可以设置在栅电极240的两个侧壁上。栅极电介质图案235可以设置在栅极间隔物212与栅电极240之间。多个栅极结构GS可以被提供，并且多个栅极结构GS可以交叉至少一个有源图案AP。
凹陷区域216(见图14A和14B)可以提供在形成于栅极结构GS的两侧的有源图案AP上。这里，凹陷区域216可以限定在局部地设置于栅极结构GS下面的有源鳍AF之间的空间中。凹陷区域216可以形成为具有U形，其具有比上部窄的下部。高浓度掺杂层220和源极/漏极外延层230可以设置在每个凹陷区域216内部以形成源极/漏极区域SD。
源极/漏极外延层230可以具有其中堆叠多个外延层EP1至EP3的结构。多个外延层EP1至EP3可以包括具有与衬底200的晶格常数不同的晶格常数的半导体材料，并且可以掺杂有与第一导电类型杂质不同的第二导电类型杂质。高浓度掺杂层220可以设置在第一外延层EP1与第二外延层EP2之间，或者设置在第二外延层EP2与第三外延层EP3之间。
例如，第一外延层EP1可以设置在凹陷区域216的下端部分上或者设置在凹陷区域216的下端部分处，并且高浓度掺杂层220可以设置为覆盖第一外延层EP1的底部的上表面(例如覆盖U形第一外延层EP1的内部底端)。第二外延层EP2可以设置为覆盖高浓度掺杂层220，第三外延层EP3可以设置为覆盖第二外延层EP2。
第一外延层EP1可以设置在凹陷区域216内部。例如，第一外延层EP1可以与凹陷区域216的侧壁和底表面或内表面接触。第一外延层EP1可以具有拥有第一厚度的底表面用作缓冲层。第一外延层EP1的底部可以比高浓度掺杂层220厚。第一外延层EP1可以包括低浓度硅锗层。第一外延层EP1的锗浓度可以范围从10至30原子％。第一外延层EP1可以由碳(C)或硼(B)以低浓度掺杂。
高浓度掺杂层220可以形成为离第一外延层EP1的底部或下端的上表面具有预定高度(例如1至10nm)。硅(Si)、硅锗(SiGe)或锗(Ge)可以以外延方式在凹陷区域216内部生长为具有1至10nm的厚度，以形成外延层。然后，外延层可以由第一导电类型杂质掺杂以形成高浓度掺杂层220。高浓度掺杂层220可以被形成以覆盖第一外延层EP1的底部的上表面。
高浓度掺杂层220可以具有预定厚度，高浓度掺杂层220可以与第一外延层EP1的侧壁的一部分接触，并且可以不形成为完全覆盖第一外延层EP1的侧壁。高浓度掺杂层220可以形成为完全覆盖第一外延层EP1的底部的上表面，并且可以形成为仅覆盖第一外延层EP1的侧壁的一部分。因此，高浓度掺杂层220可以与第一外延层EP1的底部的整个上表面接触以覆盖第一区域。高浓度掺杂层220可以仅与第一外延层EP1的侧壁的一部分接触以覆盖第二区域。在这种情况下，高浓度掺杂层220的与第一外延层EP1的底部的上表面接触的第一区域可以大于高浓度掺杂层220的与第一外延层EP1的侧壁接触的第二区域。
第一外延层EP1的底部的上表面可以与高浓度掺杂层220接触，并且第一外延层EP1的侧壁可以与第二外延层EP2接触。例如，硅锗层(外延层)可以由磷(P)、碳(C)、硼(B)、锡(Sn)、镓(Ga)和砷(As)中的至少一种以高浓度掺杂以形成高浓度掺杂层220。碳(C)可以与另外的掺杂剂一起掺杂。结可以形成在高浓度掺杂层220与第一外延层EP1之间的界面处。结可以形成在高浓度掺杂层220与第二外延层EP2之间的界面处。
例如，外延层可以用二氯硅烷(DCS)、SiH4、Si2H6、GeH4、B2H6和氯化氢(HCl)中的至少一种气体生长并用硼(B)掺杂以形成高浓度SiGe:B掺杂层220。在这种情况下，锗(Ge)的浓度可以范围从10原子％至50原子％，硼(B)的浓度可以范围从1×1018原子/cm3至1×1021原子/cm3。当外延层掺杂有碳(C)、锡(Sn)、镓(Ga)或砷(As)时，杂质的浓度可以范围从1×1018原子/cm3至1×1021原子/cm3。
第二外延层EP2可以覆盖高浓度掺杂层220，第三外延层EP3可以设置在第二外延层EP2上。第二外延层EP2的底部可以与高浓度掺杂层220的上表面接触。第二外延层EP2的侧壁可以与第一外延层EP1的侧壁接触。第二外延层EP2和第三外延层EP3中的每个可以包括硅锗层。在这种情况下，第二外延层EP2和第三外延层EP3中的每个的锗浓度可以大于第一外延层EP1的锗浓度。例如，第二外延层EP2和第三外延层EP3中的每个的锗浓度可以范围从30原子％至70原子％。
同时，第二外延层EP2和第三外延层EP3所掺杂的第二导电类型杂质的浓度可以大于第一外延层EP1所掺杂的杂质的浓度。第二外延层EP2和第三外延层EP3所掺杂的第二导电类型杂质的浓度可以小于高浓度掺杂层220所掺杂的杂质的浓度。第二外延层EP2和第三外延层EP3可以掺杂有碳(C)或硼(B)。在一实施方案中，第二外延层EP2所掺杂的第二导电类型杂质的浓度可以大于第三外延层EP3所掺杂的杂质的浓度。例如，当第一外延层EP1至第三外延层EP3掺杂有硼时，第二外延层EP2所掺杂的硼的浓度可以范围从1×1021原子/cm3至5×1021原子/cm3。第一外延层EP1所掺杂的硼的浓度可以范围从1×1018原子/cm3至1×1019原子/cm3。在这种情况下，第三外延层EP3所掺杂的硼的浓度可以是1×1020原子/cm3或更高，并且可以低于第二外延层EP2中的硼的浓度。第二外延层EP2与第三外延层EP3之间的界面可以位于比有源鳍AF的上表面低的水平。第三外延层EP3的最上部可以位于比有源鳍AF的上表面低的水平。
源极/漏极外延层230和高浓度掺杂层220可以构成三维FinFET的源极/漏极区域SD。包括高浓度掺杂层220和源极/漏极外延层230的半导体器件可以是PMOS晶体管。由于源极/漏极外延层230包括具有比衬底200的晶格常数大的晶格常数的材料(例如硅锗)，所以可以向有源鳍AF提供压缩力。结果，可以在PMOS晶体管的沟道区域中改善作为多数载流子的电子的迁移率。在一实施方案中，包括高浓度掺杂层220和源极/漏极外延层230的半导体器件可以是NMOS晶体管。在这种情况下，高浓度掺杂层220和源极/漏极外延层230所掺杂的杂质可以是不同的。
覆盖源极/漏极区域SD的下层间绝缘膜225可以设置在衬底200上。下层间绝缘膜225的上表面和栅极结构GS的上表面可以基本上共面。
根据示例实施方式，高浓度掺杂层220可以设置在凹陷区域216内部，并且具有U形剖面(例如圆形底部)的源极/漏极区域SD可以通过调节高浓度掺杂层220所掺杂的杂质的浓度而被电地形成。例如，凹陷区域216可以具有这样的形状，其中源极/漏极区域SD的顶部区域的物理宽度宽并且底部区域的物理宽度窄。然而，通过将高浓度掺杂层220设置在凹陷区域216内部，源极/漏极区域SD的顶部区域与底部区域之间的电沟道的长度可以被恒定地形成或者可以是均匀的。例如，尽管源极/漏极区域SD的顶部区域与底部区域的物理宽度可以不同，但是通过或由于高浓度掺杂层220，源极/漏极区域SD的顶部区域与底部区域之间的电沟道的长度可以被恒定地形成或者可以是均匀的。因此，半导体器件的电特性可以通过电地实现U形结轮廓来改善。
图14A至16示出根据一示例实施方式的制造半导体器件的方法中的阶段。
在参照附图描述之前，在根据图11至13中示出的示例实施方式的包括FinFET的半导体器件中，除高浓度掺杂层220和源极/漏极区域230之外的构造可以与参照图1至3描述的半导体器件的构造相似或相同。因此，在参照图14A至16描述根据示例性实施方式的制造包括FinFET的半导体器件的方法时，与参照图4A至10B描述的制造半导体器件的方法中的构造相似或相同构造的详细描述可以被省略。
参照图14A和14B，有源图案AP的形成在牺牲栅极结构SGS的两侧的部分可以被去除，从而可以形成凹陷区域216。有源鳍AF的第二区域R2可以通过使用栅极掩模图案209和栅极间隔物212作为蚀刻掩模执行蚀刻工艺来去除，因此可以形成凹陷区域216。在这种情况下，凹陷区域216的底表面可以位于有源图案AP与有源鳍AF之间的界面L1处。
在一实施方案中，凹陷区域216可以通过顺序地执行各向异性蚀刻工艺和各向同性蚀刻工艺来形成。因此，第二区域R2可以通过各向异性蚀刻工艺在深度方向上被蚀刻，并且可以通过各向同性蚀刻工艺朝向有源鳍AF被横向地蚀刻。凹陷区域216的下部可以具有向下逐渐变窄的形状。例如，凹陷区域216可以形成为具有其下部的宽度窄的U形。
根据示例实施方式，可以使用相对于鳍型间隔物113(见图6A和6B)具有相对高的蚀刻选择性的蚀刻条件来执行用于形成凹陷区域216的蚀刻工艺。在执行蚀刻工艺的同时，鳍型间隔物113的蚀刻量可以相对较小。因此，即使在去除有源鳍AF的第二区域R2之后，鳍型间隔物113的部分也可以留在器件隔离图案202上。也就是，鳍型间隔物113的部分可以保留使得可以形成辅助间隔物214。
参照图14C和14D，凹陷区域216的深度可以根据制造工艺的条件而调节。例如，如图14C所示，凹陷区域216的深度可以通过减少有源图案AP的去除量来减小。在这种情况下，凹陷区域216的底表面可以位于比有源图案AP与有源鳍AF之间的界面L1更高的水平。例如，如图14D所示，凹陷区域216的深度可以通过增加有源图案AP的去除量来增加。在这种情况下，凹陷区域216的底表面可以位于比有源图案AP与有源鳍AF之间的界面L1更低的水平。
参照图15A至15D和图16，源极/漏极外延层230的第一外延层EP1可以形成在凹陷区域216的内底表面和侧壁上。第一外延层EP1可以包括具有与衬底200的晶格常数不同的晶格常数的半导体材料，并且可以掺杂有不同于第一导电类型杂质的第二导电类型杂质。
第一外延层EP1可以通过使用由凹陷区域216暴露的有源图案AP作为籽晶层执行选择性外延生长工艺而形成。第一外延层EP1可以形成为包括低浓度半导体材料的外延层。第一外延层EP1可以通过原位方法由低浓度第二导电类型杂质掺杂。例如，第一外延层EP1可以形成为硅锗层，其通过原位方法由碳(C)或硼(B)掺杂。在这种情况下，第一外延层EP1的锗浓度可以小于30原子％，并且第一外延层EP1所掺杂的硼的浓度可以范围从1×1018原子/cm3至1×1019原子/cm3。第一外延层EP1可以通过使用由凹陷区域216暴露的有源图案AP作为籽晶层执行第一选择性外延生长工艺来形成。在一实施方案中，第一选择性外延生长工艺可以在比用于形成第二外延层EP2和第三外延层EP3的选择性外延生长工艺(这将在下面描述)中的压力条件高的压力条件下执行。例如，第一选择性外延生长工艺可以在50托至300托的压力条件下执行。因此，第一外延层EP1可以基本上且共形地形成在凹陷区域216的内表面上。第一外延层EP1可以形成为覆盖凹陷区域216的底表面和侧壁。第一外延层EP1的底部可以具有第一厚度，并且第一外延层EP1的侧表面可以形成为具有小于第一厚度的厚度。
如图15A和15B所示，高浓度掺杂层220可以形成为离第一外延层EP1的底部的上表面具有预定高度(例如1至10nm)。硅(Si)、硅锗(SiGe)或锗(Ge)可以以外延方式在凹陷区域216内部生长为具有1至10nm的厚度以形成硅锗层(外延层)。随后，硅锗层(外延层)可以由杂质掺杂以形成高浓度掺杂层220。高浓度掺杂层220可以覆盖第一外延层EP1的底部的上表面，并且不形成在第一外延层EP1的侧壁上。因此，第一外延层EP1的侧壁可以与第二外延层EP2接触。
硅锗层(例如外延层)可以由磷(P)、碳(C)、硼(B)、锡(Sn)、镓(Ga)和砷(As)中的至少一种以高浓度掺杂以形成高浓度掺杂层220。碳(C)可以与另外的掺杂剂一起掺杂。结可以形成在高浓度掺杂层220与第一外延层EP1之间的界面处。结可以形成在高浓度掺杂层220与第二外延层EP2之间的界面处。
例如，外延层可以用二氯硅烷(DCS)、SiH4、Si2H6、GeH4、B2H6和氯化氢(HCl)中的至少一种气体生长并用硼(B)掺杂以形成高浓度SiGe:B掺杂层220。在这种情况下，锗(Ge)的浓度可以范围从10原子％至50原子％，硼(B)的浓度可以范围从1×1018原子/cm3至1×1021原子/cm3。当外延层掺杂有碳(C)、锡(Sn)、镓(Ga)或砷(As)时，杂质的浓度可以范围从1×1018原子/cm3至1×1021原子/cm3。
外延层可以在具有10至300托的压力和500至700℃的温度的条件下用二氯硅烷(DCS)、SiH4、Si2H6、GeH4、B2H6和氯化氢(HCl)中的至少一种气体生长并用硼(B)掺杂以形成高浓度SiGe:B掺杂层220。在这种情况下，锗(Ge)的浓度可以范围从10原子％至50原子％，硼(B)的浓度可以范围从1x1018原子/cm3至1x1021原子/cm3。
如图15C所示，当凹陷区域216的底表面位于比有源图案AP与有源鳍AF之间的界面L1更高的水平时，可以调节高浓度掺杂层220所掺杂的杂质的浓度。在这种情况下，图15C中所示的高浓度掺杂层220所掺杂的杂质的浓度可以低于图15B所示的高浓度掺杂层220所掺杂的杂质的浓度。
如图15D所示，当凹陷区域216的底表面位于比有源图案AP与有源鳍AF之间的界面L1低的水平时，可以调节掺杂高浓度掺杂层220所掺杂的杂质的浓度。在这种情况下，图15D中所示的高浓度掺杂层220所掺杂的杂质的浓度可以高于图15B所示的高浓度掺杂层220所掺杂的杂质的浓度。
第二外延层EP2可以覆盖高浓度掺杂层220，第三外延层EP3可以形成在第二外延层EP2上。第二外延层EP2和第三外延层EP3中的每个可以包括硅锗层。第二外延层EP2和第三外延层EP3中的每个的锗浓度可以大于第一外延层EP1的锗浓度。
第二外延层EP2可以形成为包括高浓度半导体材料的外延层。第二外延层EP2可以通过原位方法由高浓度第二导电类型杂质掺杂。例如，第二外延层EP2可以形成为通过原位方法由硼掺杂的硅锗层。在这种情况下，第二外延层EP2的锗浓度可以范围从30原子％至70原子％，并且第二外延层EP2所掺杂的硼的浓度可以是1×1021原子/cm3或更高。第二外延层EP2可以通过使用第一外延层EP1和高浓度掺杂层220作为籽晶层执行第二选择性外延生长工艺来形成。第二选择性外延生长工艺可以在比第一选择性外延生长工艺的压力条件低的压力条件下执行。例如，第二选择性外延生长工艺可以在10托至30托的压力条件下执行。结果，第二外延层EP2的底部可以形成为具有比第一外延层EP1的底部的厚度大的第二厚度。第二外延层EP2的侧表面可以形成为具有比第一外延层EP1的侧表面的厚度大的厚度。
随后，第三外延层EP3可以形成为包括高浓度半导体材料的外延层，并且可以掺杂有具有比第一外延层EP1的浓度更高且比第二外延层EP2的浓度更低的浓度的第二导电类型杂质。例如，第三外延层EP3可以形成为通过原位方法由硼掺杂的硅锗层。在这种情况下，第三外延层EP3的锗浓度可以范围从30原子％至70原子％，并且第三外延层EP3所掺杂的硼的浓度可以范围从1×1020原子/cm3至1×1021原子/cm3。第三外延层EP3可以通过使用第二外延层EP2作为籽晶层执行第三选择性外延生长工艺来形成。第三选择性外延生长工艺可以在10托至100托的压力条件下执行。
上述第一选择性外延生长工艺至第三选择性外延生长工艺可以在同一腔室中连续执行。相应地，高浓度掺杂层220和源极/漏极外延层230可以设置在凹陷区域216内部以形成源极/漏极区域SD。例如，源极可以形成在源极/漏极区域SD的一侧并且漏极可以形成在其另一侧，且栅电极240插置其间。
根据示例实施方式，高浓度掺杂层220可以设置在凹陷区域216的内部，并且具有U形剖面的源极/漏极区域SD可以通过调节高浓度掺杂层220所掺杂的杂质的浓度而被电地形成。例如，通过将高浓度掺杂层220设置在凹陷区域216内部，源极/漏极区域SD的顶部区域与底部区域之间的电沟道的长度可以是均匀的。此外，第一外延层EP1可以设置在高浓度掺杂层220下面，并且第二外延层EP2和第三外延层EP3可以设置在高浓度掺杂层220之上。可以调节第一外延层EP1至第三外延层EP3中的每个所掺杂的杂质的浓度。因此，源极/漏极区域SD的顶部区域与底部区域之间的沟道的长度可以是均匀的。半导体器件的电特性可以通过电地实现U形结轮廓来改善。
图17示出显示根据一示例实施方式的FinFET的结构的透视图。图18示出沿图17的线I-I'、II-II'和III-III'截取的剖视图。
参照图17和18，根据示例实施方式的包括FinFET的半导体器件可以包括衬底100、形成在衬底100上的有源图案AP、其中形成栅电极140的栅极结构GS、源极/漏极区域SD以及注入掺杂层110。
器件隔离图案102可以设置在有源图案AP的两侧。器件隔离图案102可以设置为围绕有源图案AP的侧壁，并且可以将FinFET的有源图案AP彼此分开。有源图案AP的由器件隔离图案102暴露的上部可以被定义为有源鳍AF。有源鳍AF可以局部地设置在栅极结构GS下面。
栅极结构GS可以包括栅电极140、栅极电介质图案135和栅极间隔物112。栅电极140可以设置为交叉有源图案AP。栅极间隔物112可以设置在栅电极140的两个侧壁上。栅极电介质图案135可以设置在栅极间隔物112与栅电极140之间。多个栅极结构GS可以被提供，并且多个栅极结构GS可以交叉至少一个有源图案AP。例如，一对栅极结构GS可以在第一方向D1上彼此间隔开，并且可以在第二方向D2上延伸以交叉一个有源图案AP。
凹陷区域116(见图19A和19B)可以形成在提供于彼此相邻的栅极结构GS的两侧的有源图案AP上。例如，凹陷区域116可以形成在多个栅极结构GS之间。在附图中，凹陷区域116被示出为形成在彼此相邻的两个栅极结构GS之间。这里，凹陷区域116可以限定在局部地设置于栅极结构GS下面的有源鳍AF之间的空间中。凹陷区域116可以形成为具有向下逐渐变窄的U形。
随着半导体器件按比例缩小，可以深深地形成凹陷区域。由于制造工艺的限制，凹陷区域可能不具有均匀的U形，并且凹陷区域具有向下逐渐变窄的形状。结果，源极/漏极沟道的宽度可以根据凹陷区域的轮廓确定。这种凹陷区域的底部区域中的源极/漏极沟道的宽度可以比凹陷区域的顶部区域中的源极/漏极沟道的宽度宽。因此，在沟道的长度上可能发生不期望的偏差，并且可能降低半导体器件的效率。
注入掺杂层110可以在凹陷区域116下面(例如在有源图案AP中并且靠近衬底100)，并且源极/漏极外延层130可以设置在凹陷区域116内部。有源图案AP可以以注入方式由第一导电类型杂质掺杂以形成注入掺杂层110。有源图案AP可以由磷(P)、碳(C)、硼(B)、锡(Sn)、镓(Ga)和砷(As)中的至少一种以高浓度掺杂从而形成注入掺杂层110。有源图案AP可以掺杂碳(C)以及另外的掺杂剂。当有源图案AP掺杂有硼(B)时，杂质的浓度可以范围从1×1018原子/cm3至1×1021原子/cm3。此外，当有源图案AP掺杂有碳(C)、锡(Sn)、镓(Ga)或砷(As)时，杂质的浓度可以范围从1×1018原子/cm3至1×1021原子/cm3。
注入掺杂层110可以形成在有源图案AP中，使得注入掺杂层110不与凹陷区域116的侧壁接触。源极/漏极外延层130可以设置在注入掺杂层110之上。注入掺杂层110可以设置在凹陷区域116下面，使得顶部区域和底部区域中的源极/漏极沟道的长度是均匀的。例如，尽管顶部区域与底部区域之间的沟道的物理宽度可能发生偏差，但是通过向其应用注入掺杂层110可以减小或消除顶部区域与底部区域之间的电沟道的宽度的偏差。
源极/漏极外延层130可以设置在凹陷区域116上。源极/漏极外延层130可以设置在注入掺杂层110之上。源极/漏极外延层130可以覆盖凹陷区域116的侧壁。源极/漏极外延层130可以具有其中多个外延层EP1至EP3顺序堆叠的结构。多个外延层EP1至EP3可以包括具有与衬底100的晶格常数不同的晶格常数的半导体材料，并且可以掺杂有不同于第一导电类型杂质的第二导电类型杂质。
上述源极/漏极外延层130和注入掺杂层110可以构成三维FinFET的源极/漏极区域SD。包括注入掺杂层110和源极/漏极外延层130的半导体器件可以是PMOS晶体管。由于源极/漏极外延层130包括具有比衬底100的晶格常数大的晶格常数的材料(例如硅锗)，所以可以向有源鳍AF提供压缩力。结果，可以在PMOS晶体管的沟道区域中改善作为多数载流子的电子的迁移率。在一实施方案中，包括注入掺杂层110和源极/漏极外延层130的半导体器件可以是NMOS晶体管。在这种情况下，注入掺杂层110和源极/漏极外延层130所掺杂的杂质可以是不同的。
图19A至20B示出根据一示例实施方式的制造半导体器件的方法中的阶段。
参照图19A和19B，有源图案AP的形成在牺牲栅极结构SGS的两侧的部分可以被去除从而可以形成凹陷区域116。有源鳍AF的第二区域R2可以通过使用栅极掩模图案109和栅极间隔物112作为蚀刻掩模执行蚀刻工艺被去除，因此可以形成凹陷区域116。
在一实施方案中，凹陷区域116可以通过顺序地执行各向异性蚀刻工艺和各向同性蚀刻工艺来形成。因此，第二区域R2可以通过各向异性蚀刻工艺在深度方向上被蚀刻，并且可以通过各向同性蚀刻工艺朝向有源鳍AF被横向地蚀刻。凹陷区域116的下部可以具有向下逐渐变窄的形状。例如，凹陷区域116可以形成为(例如在剖面上)具有其下部的宽度窄的U形。
为了在凹陷区域116的顶部区域与底部区域之间均匀地形成沟道长度，注入掺杂层110可以设置在凹陷区域116下面。在形成凹陷区域116之后，有源图案AP可以以注入方式由第一导电类型杂质掺杂以形成注入掺杂层110。
例如，有源图案AP可以由磷(P)、碳(C)、硼(B)、锡(Sn)、镓(Ga)和砷(As)中的至少一种以高浓度掺杂从而形成注入掺杂层110。碳(C)可以与另外的掺杂剂一起掺杂。当有源图案AP掺杂有硼(B)时，杂质的浓度可以范围从1×1018原子/cm3至1×1021原子/cm3。此外，当有源图案AP掺杂有碳(C)、锡(Sn)、镓(Ga)或砷(As)时，杂质的浓度可以范围从1×1018原子/cm3至1×1021原子/cm3。
注入掺杂层110可以形成在有源图案AP中，使得注入掺杂层110不与凹陷区域116的侧壁接触。源极/漏极外延层130可以设置在注入掺杂层110之上。注入掺杂层110可以设置在凹陷区域116下面，使得顶部区域和底部区域中的源极/漏极沟道的长度是均匀的。例如，通过向其应用注入掺杂层110可以减小顶部区域与底部区域之间的电沟道的长度的偏差。
参照图20A和20B，源极/漏极外延层130可以形成在凹陷区域116上。源极/漏极外延层130可以设置在注入掺杂层110之上。源极/漏极外延层130可以具有其中多个外延层EP1至EP3顺序堆叠的结构。多个外延层EP1至EP3可以包括具有与衬底100的晶格常数不同的晶格常数的半导体材料，并且可以掺杂有不同于第一导电类型杂质的第二导电类型杂质。通过使用由凹陷区域116暴露的有源图案AP作为籽晶层执行选择性外延生长工艺，可以在注入掺杂层110之上形成源极/漏极外延层130。第一选择性外延生长工艺至第三选择性外延生长工艺可以在同一腔室中连续地执行。上述注入掺杂层110和源极/漏极外延层130可以构成三维FinFET的源极/漏极区域SD。
根据示例实施方式，注入掺杂层110可以设置在凹陷区域116下面，并且具有U形剖面的源极/漏极区域SD可以通过调节注入掺杂层110所掺杂的杂质的浓度而被电地形成。例如，通过将注入掺杂层110设置在凹陷区域116下面，源极/漏极区域SD的顶部区域与底部区域之间的电沟道的长度可以被恒定地形成。此外，源极/漏极外延层130可以被设置在注入掺杂层110之上，并且可以调节源极/漏极外延层130所掺杂的杂质的浓度。源极/漏极区域SD的顶部区域与底部区域之间的沟道的长度可以是均匀的。因此，半导体器件的电特性可以通过电地实现U形结轮廓来改善。
如本领域中的传统，在功能块、单元和/或模块方面，实施方式被描述并且在附图中被示出。本领域技术人员将理解，这些块、单元和/或模块通过电子(或光学)电路而物理地实现，该电子(或光学)电路为诸如逻辑电路、分立部件、微处理器、硬连线电路、存储元件、布线连接等，其可以使用基于半导体的制造技术或其它制造技术形成。在块、单元和/或模块由微处理器或类似物实现的情况下，可以使用软件(例如微代码)对它们进行编程以执行这里所讨论的各种功能，并且它们可以可选地由固件和/或软件驱动。或者，每个块、单元和/或模块可以由专用硬件实现，或者可以被实现为执行某些功能的专用硬件和执行其它功能的处理器(例如一个或更多个编程的微处理器和相关电路)的组合。此外，实施方式的每个块、单元和/或模块可以在物理上被分成两个或更多个交互和分立的块、单元和/或模块而不背离本文的范围。此外，实施方式的块、单元和/或模块可以被物理地组合成更复杂的块、单元和/或模块而不背离本文的范围。
通过总结和回顾，为了增加半导体器件的集成度，晶体管的源极与漏极之间的沟道长度可以被缩短，绝缘体的厚度可以被减小，因此会增加泄漏电流。另外，用于控制源极与漏极之间的电流流动的栅极的有效面积会减小。在鳍型场效应晶体管(FinFET)中，其源极与漏极之间的沟道的长度可以被增加，并且栅极的有效面积可以被增加。
实施方式可以提供包括鳍型场效应晶体管的半导体器件，用于减小鳍型顶部沟道区域与鳍型底部沟道区域之间的沟道长度的偏差。
实施方式可以提供包括鳍型场效应晶体管的半导体器件，用于降低鳍型底部沟道的沟道电阻(Rch)和源极-漏极电阻(Rsd)。
根据示例实施方式的半导体器件可以被应用于互补金属氧化物半导体静态随机存取存储器(CMOS SRAM)单元。在一实施方案中，半导体器件可以被应用于动态随机存取存储器(DRAM)、磁阻随机存取存储器(MRAM)或另外的半导体器件及其制造方法。
根据实施方式，在包括FinFET的半导体器件及其制造方法中，可以通过减小鳍型顶部沟道区域与鳍型底部沟道区域之间的沟道长度的偏差来防止沟道缺陷。
根据实施方式，在包括FinFET的半导体器件及其制造方法中，可以通过降低鳍型底部沟道的沟道电阻(Rch)和源极-漏极电阻(Rsd)来改善半导体器件的性能。
这里已经公开了示例实施方式，并且尽管采用了特定术语，但是它们仅在一般的和描述性的意义上被使用和被解释，而不是为了限制的目的。在一些情况下，如在本申请的提交时对本领域普通技术人员将是明显地，结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其它实施方式描述的特征、特性和/或元件组合使用，除非明确地另行指示。因此，本领域技术人员将理解，可以进行在形式和细节上的各种改变而不背离所附权利要求中阐述的本发明的精神和范围。
2018年3月23日在韩国知识产权局(KIPO)提交的题为“包括鳍型场效应晶体管的半导体器件及其制造方法”的韩国专利申请第10-2018-0033983号通过引用全文在此合并。

Claims (19)

1.一种半导体器件，包括：
从衬底突出的有源图案；
多个栅极结构，每个栅极结构包括栅电极并交叉所述有源图案；以及
在所述多个栅极结构之间的源极/漏极区域，
其中：
所述源极/漏极区域包括：
与所述有源图案中的凹陷区域的底表面接触的高浓度掺杂层，
第一外延层，与所述高浓度掺杂层的上表面和所述凹陷区域的侧壁接触，和
在所述第一外延层上的第二外延层，
所述高浓度掺杂层具有与所述凹陷区域的所述底表面接触的第一区域以及与所述凹陷区域的所述侧壁的一部分接触的第二区域，所述第一区域比所述第二区域宽。
2.如权利要求1所述的半导体器件，其中：
所述半导体器件包括在所述源极/漏极区域的顶部区域与底部区域之间的电沟道，所述电沟道具有长度，
在所述源极/漏极区域的所述顶部区域与所述底部区域之间的所述电沟道的所述长度是均匀的。
3.如权利要求1所述的半导体器件，其中所述高浓度掺杂层包括掺杂的硅锗层，所述硅锗层通过以外延方式生长硅锗而形成，并且所述硅锗层掺杂有硼、碳、锡、镓或砷。
4.如权利要求3所述的半导体器件，其中所述硅锗层所掺杂的硼、碳、锡、镓或砷的浓度范围从1×1018原子/cm3至1×1021原子/cm3。
5.如权利要求1所述的半导体器件，进一步包括在所述第二外延层上的第三外延层，其中所述第一外延层、所述第二外延层和所述第三外延层包括相同的杂质，并且所述杂质的浓度不同。
6.如权利要求5所述的半导体器件，其中：
所述第一外延层、所述第二外延层和所述第三外延层每个包括锗，
所述第一外延层中的锗的浓度范围从10原子％至30原子％；并且
所述第二外延层和所述第三外延层的每个中的锗的浓度范围从30原子％至70原子％。
7.如权利要求5所述的半导体器件，其中所述第一外延层、所述第二外延层和所述第三外延层包括掺杂有硼的硅锗层。
8.如权利要求5所述的半导体器件，其中：
所述第二外延层中的所述杂质的浓度高于所述第一外延层的所述杂质的浓度；以及
所述第三外延层中的所述杂质的浓度低于所述第二外延层的所述杂质的浓度。
9.一种半导体器件，包括：
从衬底突出的有源图案；
多个栅极结构，每个栅极结构包括栅电极并交叉所述有源图案；以及
在所述多个栅极结构之间的源极/漏极区域，
其中：
所述源极/漏极区域包括：
第一外延层，与所述有源图案中的凹陷区域的底表面和侧壁接触，高浓度掺杂层，与所述第一外延层的底端的上表面接触，和
第二外延层，覆盖所述高浓度掺杂层和所述第一外延层，
所述高浓度掺杂层具有与所述第一外延层的所述底部的所述上表面接触的第一区域以及与所述第一外延层的侧壁接触的第二区域，所述第一区域比所述第二区域宽，
其中所述高浓度掺杂层与所述第一外延层的所述侧壁的顶部区域间隔开。
10.如权利要求9所述的半导体器件，其中：
所述半导体器件包括在所述源极/漏极区域的顶部区域与底部区域之间的电沟道，所述电沟道具有长度，在所述源极/漏极区域的所述顶部区域与所述底部区域之间的所述电沟道的所述长度是均匀的。
11.如权利要求9所述的半导体器件，其中所述高浓度掺杂层包括掺杂的硅锗层，所述硅锗层通过以外延方式生长硅锗而形成，并且所述硅锗层掺杂有硼、碳、锡、镓或砷。
12.如权利要求11所述的半导体器件，其中所述硅锗层所掺杂的硼、碳、锡、镓或砷的浓度范围从1×1018原子/cm3至1×1021原子/cm3。
13.如权利要求9所述的半导体器件，其中所述第一外延层、所述第二外延层和第三外延层包括相同的杂质，并且所述杂质的浓度不同。
14.如权利要求13所述的半导体器件，其中：
所述第一外延层、所述第二外延层和所述第三外延层每个包括锗，
所述第一外延层中的锗的浓度范围从10原子％至30原子％；以及
所述第二外延层和所述第三外延层的每个中的锗的浓度范围从30原子％至70原子％。
15.如权利要求13所述的半导体器件，其中所述第一外延层包括掺杂有硼的硅锗层。
16.如权利要求13所述的半导体器件，其中：
所述第二外延层中的所述杂质的浓度高于所述第一外延层的所述杂质的浓度；以及
所述第三外延层中的所述杂质的浓度低于所述第二外延层的所述杂质的浓度。
17.一种半导体器件，包括：
从衬底突出的有源图案；
多个栅极结构，每个栅极结构包括栅电极并交叉所述有源图案；以及
在所述多个栅极结构之间的源极/漏极区域，
其中所述源极/漏极区域包括：
在所述有源图案中的凹陷区域下面的注入掺杂层，
在所述凹陷区域中的第一外延层，以及
在所述第一外延层上的第二外延层，
其中所述注入掺杂层与所述凹陷区域的侧壁间隔开。
18.如权利要求17所述的半导体器件，其中：
所述半导体器件包括在所述源极/漏极区域的顶部区域与底部区域之间的电沟道，所述电沟道具有长度，
在所述源极/漏极区域的所述顶部区域与所述底部区域之间的所述电沟道的所述长度是均匀的。
19.如权利要求17所述的半导体器件，其中所述注入掺杂层形成在所述有源图案中、设置在所述凹陷区域下面、并且掺杂有硼、碳、锡、镓或砷。
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