CN112310081A - 半导体存储器结构及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体存储器结构及其制备方法。该半导体存储器结构具有一基底、一栅极结构、一漏极应力源以及一源极应力源。该栅极结构设置在该基底中。该源极应力源与该漏极应力源均具有一应变部，该应变部设置在该基底中。

Description

半导体存储器结构及其制备方法
技术领域
本公开主张2019/07/24申请的美国正式申请案第16/520,569号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体存储器结构及其制备方法。特别涉及一种具有一漏极应力源、一源极应力源与一埋入式栅极的半导体存储器结构及其制备方法。
背景技术
缩减半导体元件的尺寸会导致改善效能、增加容量及/或降低成本。然而，当半导体元件的尺寸变得更小时，一半导体元件可能无法实现多样的元件特性。因此，对半导体制造而言，尺寸缩减需要更复杂精密的技术。举例来说，当将一金属氧化半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)的通道长度调整到一特定程度时，则可能发生短通道效应。当该通道长度与源极以及漏极接面的空乏层宽度的等级大小相同时，一MOSFET元件被视为短的。举例来说，短通道效应包括汲致障蔽下降(drain induced barrier lowering)以及热载子损伤(hot-carrier degradation)。
再者，为了强化半导体元件的性能，已使用应变的硅。应变的硅为一层硅，其中这些硅原子伸展到超过其标准内原子间距(normal interatomic distance)。将这些硅原子分开地移动得更远，会降低其原子力(atomic forces)，该原子力经由晶体管而干预电子移动，也因此改善载子移动率(carrier mobility)，导致较佳的芯片效能以及较低的耗能。举例来说，可由将该层的硅放置在一硅锗(silicon germanium，SiGe)基底上，其中这些原子设置得比与一硅基底分开地更远。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开提供一种半导体存储器结构。在本公开的一实施例中，该半导体存储器结构包括一基底；一漏极应力源，具有一应变部，设置在该基底中；一源极应力源，具有一应变部，设置在该基底中；以及一栅极结构，设置在该基底中，并位在该漏极应力源与该源极应力源。
在一些实施例中，该基底包含硅锗，而该漏极应力源与该源极应力源包含硅。
在一些实施例中，该半导体存储器结构还包括一位元线，连接该漏极应力源。
在一些实施例中，该半导体存储器结构还包括一位元线接触点，设置在该漏极应力源与该位元线之间。
在一些实施例中，该半导体存储器结构，还包括一存储电容，连接该源极应力源。
在一些实施例中，该半导体存储器结构还包括一存储节点接触点，设置在该存储电容与该源极应力源之间。
在一些实施例中，该漏极应力源包括一第一漏极层、一第二漏极层以及一第三漏极层，而该源极应力源包括一第一源极层、一第二源极层以及一第三源极层。
在一些实施例中，该栅极结构包括一栅极电极、一栅极介电层以及一栅极密封物。
在一些实施例中，该半导体存储器结构，还包括一浅沟隔离(shallow trenchisolation)。
本公开的另一实施例提供一种半导体存储器结构的制备方法。该制备方法的步骤包括提供一基底；在该基底中形成一栅极沟槽；在该栅极沟槽中形成一栅极结构；在该基底中形成一漏极凹处以及一源极凹处，其中该栅极沟槽位在该漏极凹处与该源极凹处之间；以及在该漏极凹处与该源极凹处分别形成一漏极应力源与一源极应力源。
在一些实施例中，形成该栅极结构的该步骤包括：在该栅极沟槽中形成一栅极介电层；在该栅极沟层中与该栅极介电层上形成一栅极电极；以及在该栅极电极上形成一栅极密封物。
在一些实施例中，在该基底中形成该栅极沟层的该步骤包括可选择的蚀刻。
在一些实施例中，形成该漏极应力源与该源极应力源的该步骤包括：形成一第一含硅层；形成一第二含硅层；以及形成一第三含硅层。
在一些实施例中，该基底包含硅锗。
在一些实施例中，形成该漏极凹处与该源极凹处的该步骤包括可选择的蚀刻。
在一些实施例中，该半导体存储器结构的制备方法还包括一步骤，该步骤为在该漏极应力源上形成一位元线接触点。
在一些实施例中，该半导体存储器结构的制备方法还包括一步骤，该步骤为形成一位元线，该位元线经由该位元线接触点连接该漏极应力源。
在一些实施例中，该半导体存储器结构的制备方法还包括一步骤，该步骤为在该源极应力源上形成一存储节点接触点。
在一些实施例中，该半导体存储器结构的制备方法还包括一步骤，该步骤为形成一存储电容，该存储电容经由该存储节点接触点连接该源极应力源。
在一些实施例中，该半导体存储器结构的制备方法还包括一步骤，该步骤为在该基底中形成一浅沟隔离。
本公开的半导体存储器结构，包括一栅极结构，该栅极结构设置在一栅极沟槽中；意即，该栅极是埋入该基底中。该埋入式栅极为完全地埋置在该基底的表面下方，因此通道的长度通过小心地设计栅极沟槽的体积大小来确认，也因此可避免短通道效应，其是导致一半导体元件具有较高可靠度。
再者，该漏极应力源与该源极应力源均用来增加该基底的内原子间距，也因此产生具有一应变硅层的一通道。因此，可显着地改善在通道中的所述载子(carriers)的移动率(mobility)。与该埋入式栅极相组了的该特征导致一产品具有较佳性能、较低耗能以及较高可靠度。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的一种半导体存储器结构的剖视示意图。
图2为依据本公开一些实施例的一种半导体存储器结构的剖视示意图。
图3为依据本公开一些实施例的一种半导体存储器结构的制备方法的流程示意图。
图4到图13为依据本公开一些实施例的制备一种半导体存储器结构的各步骤的剖视示意图。
附图标记说明：
100 半导体存储器结构
100a 半导体存储器结构
110 基底
112 栅极沟槽
114 漏极凹处
116 源极凹处
120 栅极结构
122 栅极介电层
124 栅极电极
126 栅极密封物
130 漏极应力源
130a 应变部
132 第一漏极层
134 第二漏极层
136 第三漏极层
140 源极应力源
140a 应变部
142 第一源极层
144 第二源极层
146 第三源极层
150 位元线接触点
160 存储节点接触点
170 位元线
180 存储电容
182 存储胞极板
184 存储节点
186 介电层
190 浅沟隔离
S11 步骤
S13 步骤
S15 步骤
S17 步骤
S19 步骤
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1为依据本公开一些实施例的一种半导体存储器结构的剖视示意图。请参考图1。本公开所提供的半导体存储器结构100具有一基底110、一栅极结构120、一漏极应力源(drain stressor)130以及一源极应力源(source stressor)140。栅极结构120设置在基底110中。漏极应力源130具有一应变部(strained part)130a，埋置在基底110中；而源极应力源140具有一应变部140a，埋置在基底110中。在一些实施例中，栅极结构120由一栅极介电层122、一栅极电极124以及一栅极密封物(gate seal)126所构成。在其他实施例中，漏极应力源130具有一第一漏极层132、一第二漏极层134以及一第三漏极层136；源极应力源140具有一第一源极层142、一第二源极层144以及一第三源极层146。在一些实施例中，半导体存储器结构100还可包括多个浅沟隔离(shallow trench isolations)190，其是界定出主动区(active region)(图未示)。
图2为依据本公开一些实施例的一种半导体存储器结构的剖视示意图。在一些实施例中，本公开所提供的半导体存储器结构100a类似于如图1所公开的半导体存储器结构100，但还包括一位元线(bit line)170以及一存储电容(storage capacitor)180，该存储电容180包括一存储节点(storage mode)184、一存储胞极板(cell plate)182以及一介电层186，而借电层186位在存储节点184与存储胞极板182之间。在一些实施例中，半导体存储器结构100a还可包括一位元线接触点150以及一存储节点接触点160，借此位元线170经由位元线接触点150电性连接漏极应力源130，而存储电容180的存储节点184经由存储节点接触点160电性连接源极应力源140。在一些实施例中，栅极结构120可连接一字元线(wordline)(图未示)。
在一些实施例中，基底110可为一半导体基底，例如硅、碳化硅、硅锗(silicongermanium)、一III-V族化合物半导体，或其组合，或其类似物。在一些实施例中，用来形成漏极应力源130与源极应力源140的材料可为硅，其可通过硅锗(SiGe)来伸展以产生一应变硅层。在一些实施例中，漏极应力源130与源极应力源140可为氢基终端(hydrogen-terminated)。
栅极结构120埋置在基底110中。例如本公开的栅极结构120的一埋入式栅极(buried gate)，可通过控制栅极沟槽(gate trench)112的深度，而简易地保证在漏极应力源130与源极应力源140之间的通道(图未示)的长度，其是可降低短通道效应。
再者，漏极应力源130与源极应力源140以可形成一应变硅层的材料所制，其是具有一较大的内原子间距(interatomic distance)，并可增加所述载子的移动率，也因此改善元件的效能。
半导体存储器结构100的制备方法将于下配合附图进行详细说明。图3为依据本公开一些实施例的一种半导体存储器结构的制备方法的流程示意图。图4到图9为依据本公开一些实施例的制备一种半导体存储器结构的各步骤的剖视示意图。请参考图1及图4到图9。该制备方法的第一步骤S11包括提供一基底110。在一些实施例中，基底110可为一半导体基底，例如硅、碳化硅(SiC)、硅锗(SiGe)、一III-V族化合物半导体，或其组合，或其类似物。在一些实施例中，基底110可具有一浅沟隔离190，如图4所示。举例来说，许多浅沟隔离(STI)沟槽(图未示)可行承在基底110上并填满，以形成所述浅沟隔离190。在一些实施例中，STI沟槽可由可选择的蚀刻所形成。接下来，为了形成所述浅沟隔离190，可执行在基底110与所述STI沟槽的上方形成一绝缘层(insulating layer)的步骤。在一些实施例中，绝缘层可由以一流体氧化层(fluid oxide layer)为基础的一单一间隙填充制程(single gap-filling process)所形成。在一些实施例中，绝缘层可经配置以为流体氧化层与沉积氧化层的组合的形式。举例来说，流体氧化层可包含一旋转涂布介电质(spin-on dielectric，SOD)，沉积氧化层可包含高密度等离子体(high-density plasma，HDP)氧化层。然后以化学机械研磨(chemical mechanical polishing，CMP)研磨绝缘层，以移除在基底110上的绝缘层。余留在所述STI沟槽中的绝缘层形成如图4所示的浅沟隔离190。
请参考图5。在步骤S13中，一栅极沟槽112形成在基底110上。在一些实施例中，基底110可选择地蚀刻以形成栅极沟槽112。在一些实施例中，一硬遮罩层(图未示)形成在基底110上，且用于界定栅极区的一光刻胶图案(photoresist pattern)(图未示)形成在硬遮罩层上。在此例中，举例来说，硬遮罩层可经配置以为一非晶碳层(amorphous carbonlayer，ACL)与一氮氧化硅(SiON)层的一堆叠形式。然后，硬遮罩层使用光刻胶图案当成一蚀刻遮罩进行蚀刻，以便形成一硬遮罩图案(图未示)。接下来，移除光刻胶图案，并使用硬遮罩图案当作一蚀刻遮罩以蚀刻基底110，以使栅极沟槽112形成在基底110上。在一些实施例中，沟槽不仅可蚀刻基底的主动区所形成，亦可蚀刻浅沟隔离190所形成。通常，一栅极经配置以为一线路(line)形式，以使主动区与浅沟隔离190同时进行蚀刻，并形成一线型沟槽(line-type trench)。在此例中，主动区与浅沟隔离190具有不同的蚀刻选择率(etchselectivity ratios)，以使浅沟隔离190能蚀刻得比主动区更深。意即，主动区经配置以为一鳍式栅极(fin gate)形式，以使其比在栅极区中的浅购隔离190更突出。
请参考图6。在步骤S15中，栅极结构120形成在栅极沟槽112中。在一些实施例中，栅极结构120可包括一栅极介电层122，举例来说，其是可为一氧化层，并通过在栅极沟槽112中执行一氧化制程以氧化在在栅极沟槽112中的基底110所形成。接下来，栅极电极124形成在栅极沟槽112中，如图7所示。在一些实施例中，栅极电极124可通过在基底110上与栅极沟槽112中沉积一金属层(图未示)所形成，然后处理金属层直到金属层低于基底110的表面且余留的金属层仅填满部分的栅极沟槽112为止。在此例中，举例来说，金属层可包含一氮化钛(TiN)层、一氮化钽(TaN)层、一钨(W)层，或其类似物。为了降低栅极电极124的电阻(resistance)，一薄氮化钛层(或一氮化钽层)可共形地(conformably)沉积，且钨层可用来以间隙填充(gap filling)的方式形成具有低电阻的栅极电极124。
在一些实施例中，栅极电极124可通过沉积氮化钛层及氮化钽层所形成，或可通过按序沉积碳化钛层、氮化钽层以及钨层所形成。然后沉积的金属层可以CMP或其类似制程进行平坦化。接下来，金属层以金属层仅埋置在沟槽一些部分中的方式进行回蚀(etchedback)与清洁(cleaned)，以便形成栅极电极124。在此例中，回蚀制程连续地进行直到在栅极沟槽112中的金属层的表面变得低于基底110的表面，且获得栅极电极124的所欲高度为止。
在一些实施例中，然后栅极电极124可以一栅极密封物126进行密封，如图8所示。在本例中，例如一氮化物层的一密封层(图未示)可形成来密封栅极沟槽112的上部并保护栅极电极124。在一些实施例中，在密封层以栅极沟槽112完全地被氮化物层填满的方式所密封之后，通过一剥离制程(strip process)可选择地移除密封层，以使密封层仅余留在栅极电极124的上方以及在栅极沟槽112中。
接下来，在步骤S17中，漏极凹处(drain recess)114与源极凹处(source recess)116形成在基底110上，如图9所示。在一些实施例中，界定出漏极与源极区的一硬遮罩(图未示)，可通过一微影制程(photolithography process)所形成，举例来说，可使用选择在基底110的材料的一湿蚀刻制程来形成漏极凹处114与源极凹处116，其中湿蚀刻制程使用硬遮罩来形成漏极凹处114与源极凹处116。举例来说，例如四氟化碳(carbontetrafluoride，CF4)、四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)、其组合或其类似物的一蚀刻剂(etchant)，可用来执行湿蚀刻制程，并形成漏极凹处114与源极凹处116。
在步骤S19中，漏极应力源130与源极应力源140分别地形成在漏极凹处114与源极凹处116中。请参考图1。在一些实施例中，漏极应力源130与源极应力源140可通过循环沉积和蚀刻(cyclic deposition and etching，CDE)制程所形成。CDE制程包括外延沉积(epitaxial deposition)/部分蚀刻(partial etch)制程，其是重复一或多次。在此例中，一第一含硅层(first silicon-containing layer)(图未示)外延地沉积在漏极凹处114与源极凹处116中。在一些实施例中，所导致的金属氧化半导体(metal-oxide-semiconductor，MOS)元件为nMOS，举例来说，第一含硅层可由硅、碳化硅、其他半导体材料，及/或其组合所制。第一含硅层的沉积可使用至少一含硅前驱物，例如SiH4、Si3H8、Si2H6、SiH2Cl2、其他含硅前驱物，及/或其组合。在一些实施例中，第一含硅层的沉积可包含第一含硅层的临场(in-situ)掺杂。当所导致的MOS元件为nMOS元件时，举例来说，可使用如PH3及/或其他n型掺杂前驱物的一n型掺杂前驱物。
在一些实施例中，第一含硅层的沉积可使用一载体气体(carrier gas)，以将含硅前驱物与n型掺杂前驱物引入制程腔室。举例来说，载体气体可为N2、H2，或其组合。在一些实施例中，举例来说，第一含硅层可由CVD、ALCVD、UHVCVD、LPCVD、RPCVD，或其他适合的CVD、MBE、其他适合的外延制程或其组合所形成。接下来，移除第一含硅层在漏极凹处114与源极凹处116的一部分，以形成第一漏极层132与第一源极层142。在一些实施例中，第一含硅层的移除可包括使用一蚀刻气体，其包含以下至少其中一种：HCl、Cl2、GeH4，及其他适合的蚀刻气体。
接着，一第二含硅层(图未示)外延地沉积在余留的第一漏极层132与第一源极层142上。在一些实施例中，形成第二含硅层的材料与方法相同于或类似于如上所述的第一含硅层。在一些实施例中，第二含硅层可具有一掺杂浓度，其是不同于第一含硅层的掺杂浓度。然后移除第二含硅层在漏极凹处114与源极凹处116中的一部分，以形成第二漏极层134与第二源极层144，其是分别地位在第一漏极层132上与第二源极层142上。在一些实施例中，第二含硅层的移除相同于或类似于如上所述的第一含硅层的移除。
接下来，一第三含硅层(图未示)外延地沉积以选择性外延生长(selectiveepitaxial growth，SEG)制程填满漏极凹处114与源极凹处116的余留空间。SEG制程为一选择性沉积制程，且由此制程所形成的第三含硅层沉积在第二漏极层134与第二源极层144上，以形成第三漏极层136与第三源极层146。依据本公开的一些实施例，由SEG制程所沉积的第三含硅层可形成越过基底110的表面，如图1所示。在另外的实施例中，第三含硅层的顶表面可大致地与基底110的顶表面齐平。在一些实施例中，第三含硅层掺杂有磷(phosphorus，P)。
在一些实施例中，制造流程可连续以形成如图2所公开的半导体存储器结构100a。请参考图10至图13。在此例中，位元线接触点150与存储节点接触点160可分别地形成在漏极应力源130与源极应力源140上。在一些实施例中，形成位元线接触点150与存储节点接触点160可包括在基底110上沉积一导电层(图未示)，例如一铜层，其中导电层接触漏极应力源130与源极应力源140。在此例中，然后可蚀刻导电层以移除导电层未接触漏极应力源130与源极应力源140的该部分，以形成位元线接触点150与存储节点接触点160。在一些实施例中，可使用一镶嵌制程(damascene process)或双重镶嵌制程(dual damascene process)形成更复杂形状的位元线接触点150与存储节点接触点160。在一些实施例中，位元线接触点150与存储节点接触点160的形成可在与导电层形成的相同步骤中执行。在其他实施例中，可分开形成位元线接触点150与存储节点接触点160。
接下来，在一些实施例中可形成一存储电容180，以制成如图2所示的半导体存储器结构100a。在此例中，存储节点160可通过将一层间介电质(图未示)形成在基底110上而最先形成。再来，请参考图11，一存储节点接触点孔(图未示)形成在层间介电质上，其中存储节点接触点孔暴露在基底110上的存储节点接触点160。接下来，一导电层(图未示)形成在层间介电质上，并填满存储节点接触点孔。接下来，通过一微影制程图案化导电层，以形成存储节点184。
再来，请参考图12，使用例如CVD或氧化的方法，使介电层186可形成在存储节点184上。在一些实施例中，介电层186可为SiO2–Si3N4–SiO2的一三明治结构(sandwichstructure)。最后，存储胞极板182可通过使用LPCVD形成一多晶硅层(图未示)然后执行一微影制程以界定出存储胞极板182的图案所形成。
接下来，请参考图13，在一些实施例中，可形成一位元线170，其中位元线170连接位元线接触点150。在一些实施例中，位元线170的形成可包括下列步骤：形成一层间介电质(图未示)；在层间介电质上形成一位元线接触点孔(图未示)，其中位元线接触点孔暴露在基底110上的位元线接触点150；在层间介电质上形成一导电层(图未示)，并填满位元线接触点孔；以及图案化导电层以形成位元线170。
综上所述，本公开提供的半导体存储器结构100、100a包括所述埋入式栅极与漏极/源极应力源130、140。在制造一埋入式栅极期间，通过决定栅极沟槽112的深度而可保证通道的长度，其是可降低短通道效应并导致具有较佳可靠度的元件。
再者，本公开所提供的半导体存储器结构100、100a亦包括一漏极应力源130与一源极应力源140，其是产生具有较大内原子间距的所述应变硅层，因此降低干预所述载子的原子力，并导致具有较佳可靠度的所述载子，也因此导致具有较佳效能的元件。
在一实施例中，本公开提供一种半导体存储器结构。该半导体存储器结构包括一基底、一栅极结构、一漏极应力源以及一源极应力源。该漏极应力源与该源极应力源均具有一应变部，该应变部设置在该基底中。该栅极结构设置在该基底中，并位在该漏极应力源与该源极应力源之间。
本公开的另一实施例提供一种半导体存储器结构的制备方法。该制备方法开始于提供一基底。接下来，一栅极沟槽形成在该基底上。接下来的步骤为在该栅极沟槽中形成一栅极结构。在接下来的步骤中，一漏极凹处以及一源极凹处形成在该基底上，以使该栅极沟槽位在该漏极凹处以及该源极凹处之间。之后，一漏极应力源与一源极应力源分别地形成在该漏极凹处以及该源极凹处中。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体存储器结构，包括：
一基底；
一漏极应力源，具有一应变部，设置在该基底中；
一源极应力源，具有一应变部，设置在该基底中；以及
一栅极结构，设置在该基底中，并位在该漏极应力源与该源极应力源。
2.如权利要求1所述的半导体存储器结构，其中该基底包含硅锗，而该漏极应力源与该源极应力源包含硅。
3.如权利要求1所述的半导体存储器结构，还包括一位元线，连接该漏极应力源。
4.如权利要求3所述的半导体存储器结构，还包括一位元线接触点，设置在该漏极应力源与该位元线之间。
5.如权利要求1所述的半导体存储器结构，还包括一存储电容，连接该源极应力源。
6.如权利要求5所述的半导体存储器结构，还包括一存储节点接触点，设置在该存储电容与该源极应力源之间。
7.如权利要求1所述的半导体存储器结构，其中该漏极应力源包括一第一漏极层、一第二漏极层以及一第三漏极层，而该源极应力源包括一第一源极层、一第二源极层以及一第三源极层。
8.如权利要求1所述的半导体存储器结构，其中该栅极结构包括一栅极电极、一栅极介电层以及一栅极密封物。
9.如权利要求1所述的半导体存储器结构，还包括一浅沟隔离。
10.一种半导体存储器结构的制备方法，包括：
提供一基底；
在该基底中形成一栅极沟槽；
在该栅极沟槽中形成一栅极结构；
在该基底中形成一漏极凹处以及一源极凹处，其中该栅极沟槽位在该漏极凹处与该源极凹处之间；以及
在该漏极凹处与该源极凹处分别形成一漏极应力源与一源极应力源。
11.如权利要求10所述的半导体存储器结构的制备方法，其中形成该栅极结构的步骤包括：
在该栅极沟槽中形成一栅极介电层；
在该栅极沟槽中与该栅极介电层上形成一栅极电极；以及
在该栅极电极上形成一栅极密封物。
12.如权利要求10所述的半导体存储器结构的制备方法，其中在该基底中形成该栅极沟槽的步骤包括能选择的蚀刻。
13.如权利要求10所述的半导体存储器结构的制备方法，其中形成该漏极应力源与该源极应力源的步骤包括：
形成一第一含硅层；
形成一第二含硅层；以及
形成一第三含硅层。
14.如权利要求13所述的半导体存储器结构的制备方法，其中该基底包含硅锗。
15.如权利要求10所述的半导体存储器结构的制备方法，其中形成该漏极凹处与该源极凹处的步骤包括能选择的蚀刻。
16.如权利要求10所述的半导体存储器结构的制备方法，还包括一步骤，该步骤为在该漏极应力源上形成一位元线接触点。
17.如权利要求16所述的半导体存储器结构的制备方法，还包括一步骤，该步骤为形成一位元线，该位元线经由该位元线接触点连接该漏极应力源。
18.如权利要求10所述的半导体存储器结构的制备方法，还包括一步骤，该步骤为在该源极应力源上形成一存储节点接触点。
19.如权利要求18所述的半导体存储器结构的制备方法，还包括一步骤，该步骤为形成一存储电容，该存储电容经由该存储节点接触点连接该源极应力源。
20.如权利要求10所述的半导体存储器结构的制备方法，还包括一步骤，该步骤为在该基底中形成一浅沟隔离。
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