CN109524399A - 半导体存储器件及其制造方法 - Google Patents

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Abstract

本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法包括：蚀刻基板以形成与基板的有源区交叉的沟槽；在沟槽的底表面和侧表面上形成栅极绝缘层；在栅极绝缘层上形成第一栅电极，该第一栅电极填充沟槽的下部；氧化第一栅电极的顶表面以形成初始阻挡层；氮化初始阻挡层以形成阻挡层；以及在阻挡层上形成第二栅电极，该第二栅电极填充沟槽的上部。

Description

半导体存储器件及其制造方法
技术领域
本公开的实施方式涉及一种半导体存储器件及其制造方法，具体地，涉及一种包括掩埋栅线的半导体存储器件及其制造方法。
背景技术
由于半导体器件的小尺寸、多功能或低成本特性，半导体器件是电子产业中的重要元件。半导体器件可以分为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件、以及包括存储元件和逻辑元件两者的混合半导体器件。
由于对高速低功率的电子器件的需求增长，半导体器件需要快速的操作速度或低的操作电压。为了满足这种需求，半导体器件需要高的集成密度，即每单位面积更多的元件。然而，集成密度的增加会导致半导体器件的可靠性降低。
在双功函数金属栅极结构中，钨电极提供在较低的水平面处，n掺杂的多晶硅提供在较高的水平面处。在这种结构中，由于随后的热处理工艺，会发生这两种材料之间的混合。为了防止这种混合，使用具有低电阻特性的阻挡层。
在常规技术中，SiO2基材料用作阻挡层。如果这样的SiO2基阻挡层具有或更大的厚度，则它会作为绝缘层起作用，这会导致半导体器件的电特性的劣化。在一些情况下，阻挡层通过直接沉积TiN基金属层并去除其侧壁部分来形成。然而，在这些情况下，在沉积和去除金属层时控制分散误差(dispersion error)是有挑战性的。而且，在沉积工艺期间，金属污染会发生在栅极氧化物的侧壁部分中。
发明内容
发明构思的一些实施方式可以提供一种配置为减小栅极诱导漏极泄漏(GIDL)电流的半导体存储器件以及制造该半导体存储器件的方法。
发明构思的一些实施方式可以提供一种具有良好可靠性的半导体存储器件以及制造该半导体存储器件的方法。
根据发明构思的示范性实施方式，一种制造半导体存储器件的方法包括：蚀刻基板以形成与基板的有源区交叉的沟槽；在沟槽的底表面和侧表面上形成栅极绝缘层；在栅极绝缘层上形成填充沟槽的下部的第一栅电极；氧化第一栅电极的顶表面以形成初始阻挡层；氮化初始阻挡层以形成阻挡层；以及在阻挡层上形成填充沟槽的上部的第二栅电极。
根据发明构思的示范性实施方式，一种半导体存储器件包括：半导体基板，包括沟槽；栅极绝缘层，设置在沟槽中，覆盖沟槽的底表面和内侧表面；第一栅电极，设置在沟槽的下部中，第一栅电极包括第一金属；第二栅电极，设置在沟槽中且在第一栅电极上；以及阻挡层，提供在第一栅电极和第二栅电极之间，阻挡层包括第一金属的氮氧化物。第二栅电极的功函数低于第一栅电极的功函数。
根据发明构思的示范性实施方式，一种半导体存储器件包括：基板，包括由器件隔离层围绕的有源区，有源区在第一方向上延伸；栅线，掩埋在形成于基板的上部中的沟槽中，其中栅线在与第一方向交叉的第二方向上与有源区交叉并将有源区划分为第一掺杂区和第二掺杂区；以及设置在栅线上方的位线，在与第一方向和第二方向两者交叉的第三方向上延伸。每条栅线包括设置在沟槽的下部中的第一栅电极以及设置在第一栅电极上的第二栅电极，其中第一栅电极的顶表面包括氧原子和氮原子。
附图说明
图1是根据发明构思的一些实施方式的半导体存储器件的平面图。
图2A和图2B是根据发明构思的一些实施方式的半导体存储器件的剖视图。
图3至图6是示出根据发明构思的一些实施方式的半导体存储器件的剖视图。
图7是根据发明构思的一些实施方式的半导体存储器件的剖视图。
图8A、图9A、图10A、图11A、图12A、图13A和图14A是示出根据发明构思的一些实施方式的制造半导体存储器件的方法的剖视图。
图8B、图9B、图10B、图11B、图12B、图13B和图14B是示出根据发明构思的一些实施方式的制造半导体存储器件的方法的剖视图。
图10C、图11C和图12C分别是图10A、图11A和图12A的部分“A”的放大图。
图13C是示出形成第二栅电极的工艺的剖视图。
图15A和图16A是示出根据发明构思的一些实施方式的制造半导体存储器件的方法的剖视图。
图15B和图16B是示出根据发明构思的一些实施方式的制造半导体存储器件的方法的剖视图。
应注意，这些附图没有按比例，并可以不精确地反映任何给定实施方式的精确结构或性能特征。在各个附图中使用相似或相同的附图标记可以表示存在相似或相同的元件或特征。
具体实施方式
现在将参照附图更全面地描述发明构思的示范性实施方式，附图中示出示范性实施方式。
图1是根据发明构思的一些实施方式的半导体存储器件的平面图。图2A和图2B是分别沿着图1的线I-I'和II-II'截取的剖视图，示出根据发明构思的一些实施方式的半导体存储器件。图3至图6是沿着图1的线I-I'截取的剖视图，并示出根据发明构思的一些实施方式的半导体存储器件。
在本说明书中，在同一平面上定义的第一方向D1、第二方向D2和第三方向D3将用于描述元件的定向的朝向。第一方向D1和第二方向D2彼此垂直，第三方向D3不平行于第一方向D1和第二方向D2中的任一个。图2A示出在第三方向D3上截取的截面，图2B示出在第二方向D2上截取的截面。
根据一些实施方式，参照图1、图2A和图2B，器件隔离层110提供在基板100中以限定有源区ACT。基板100包括半导体基板。例如，该半导体基板可以是硅晶片、锗晶片或硅锗晶片，或包括硅晶片、锗晶片或硅锗晶片。当在平面图中观看时，每个有源区ACT具有在第三方向D3上延伸的条状形状。
根据一些实施方式，当在平面图中观看时，栅线GL提供在基板100中以与有源区ACT交叉。栅线GL可以用作字线。栅线GL在第二方向D2上延伸并布置在第一方向D1上。栅线GL被掩埋在基板100中。例如，栅线GL可以提供在基板100的沟槽120中。沟槽120延伸以与有源区ACT交叉。
根据一些实施方式，每条栅线GL包括第一栅电极220、阻挡层230和第二栅电极240。第一栅电极220提供在沟槽120中。第一栅电极220部分地填充沟槽120。第一栅电极220填充沟槽120的下部。第一栅电极220由至少一种金属诸如钨(W)、钛(Ti)或钽(Ta)形成，或包括至少一种金属诸如钨(W)、钛(Ti)或钽(Ta)。
根据一些实施方式，第二栅电极240设置在第一栅电极220上以填充沟槽120的一部分。当在平面图中观看时，第二栅电极240与第一栅电极220重叠。例如，第一栅电极220和第二栅电极240中的每个在第二方向D2上延伸。第二栅电极240覆盖第一栅电极220的顶表面。第二栅电极240的顶表面位于比基板100的顶表面的水平面低的水平面处。第二栅电极240的功函数低于第一栅电极220的功函数。第二栅电极240由掺杂有n型杂质的多晶硅形成，或包括掺杂有n型杂质的多晶硅。图2A示出其中第二栅电极240具有平坦顶表面的示例，但是发明构思不限于此。如图3所示，第二栅电极240的顶表面240a可以具有向内凹陷的形状(即朝向第一栅电极220凹陷的形状)。例如，第二栅电极240的顶表面240a可以形成为具有“V”形截面。在某些实施方式中，第二栅电极240的顶表面240a可以形成为具有“U”形截面。
根据一些实施方式，阻挡层230设置在第一栅电极220和第二栅电极240之间。由于阻挡层230，第一栅电极220和第二栅电极240彼此不接触或者彼此间隔开。阻挡层230可以防止第二栅电极240中的硅原子扩散到第一栅电极220中，因此可以防止金属硅化物层形成在第一栅电极220中。此外，阻挡层230可以防止第二栅电极240中的n型杂质(诸如磷(P))扩散到第一栅电极220中，因此可以防止不期望的材料(诸如钨磷化物(WP2))形成在第一栅电极220中。阻挡层230是薄膜。例如，阻挡层230具有在从约至约的范围内的厚度。如果阻挡层230的厚度小于则第二栅电极240中的硅原子会扩散穿过阻挡层230并进入第一栅电极220中。如果阻挡层230的厚度大于则第一栅电极220和第二栅电极240之间的电阻会增大，这会使栅线GL的电特性恶化。阻挡层230由金属元素诸如钨(W)、钛(Ti)或钽(Ta)的金属氮氧化物形成或包括所述金属氮氧化物。这里，第一栅电极220的金属元素与阻挡层230的金属氮氧化物中的金属元素相同。例如，第一栅电极220可以由钨(W)形成或包括钨(W)，阻挡层230由钨氮氧化物形成或包括钨氮氧化物。
在某些实施方式中，阻挡层230由金属诸如钨(W)、钛(Ti)或钽(Ta)的金属氮化物形成，或包括所述金属氮化物。这里，第一栅电极220的金属元素与阻挡层230的金属氮化物中的金属元素相同。例如，第一栅电极220可以由钨(W)形成，阻挡层230由钨氮化物形成。
在一些实施方式中，功函数调整层225可以插设在第一栅电极220和阻挡层230之间。如图4所示，功函数调整层225可以被提供来调整栅线GL的功函数。作为示例，功函数调整层225可以具有比第一栅电极220的功函数低的功函数。功函数调整层225可以具有考虑到栅线GL所需的功函数而被调整的厚度，或者可以考虑到栅线GL所需的功函数而用功函数调整元素(例如镧(La)或铪(Hf))掺杂。功函数调整层225可以由二元金属氮化物(例如钛氮化物(TiN)和钽氮化物(TaN))、三元金属氮化物(例如钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钛硅氮化物(TiSiN)和钽硅氮化物(TaSiN))、以及通过氧化它们获得的金属氮氧化物中的至少一种形成，或包括所述二元金属氮化物、所述三元金属氮化物以及通过氧化它们获得的所述金属氮氧化物中的至少一种。
根据一些实施方式，栅极绝缘层210插设在栅线GL和有源区ACT之间以及在栅线GL和器件隔离层110之间。栅极绝缘层210由氧化物、氮化物和氮氧化物中的至少一种形成，或包括氧化物、氮化物和氮氧化物中的至少一种。这里，栅极绝缘层210的与第二栅电极240相邻的第二部分214的氮浓度大于栅极绝缘层210的与第一栅电极220相邻的第一部分212的氮浓度。例如，第二部分214中的N+离子的浓度大于第一部分212中的N+离子的浓度。第二部分214中的N+离子可以减少通过栅极绝缘层210的泄漏电流，这可以提高半导体存储器件的可靠性。
在一些实施方式中，现在参照图5，衬垫层260插设在第二栅电极240和栅极绝缘层210之间。如图5所示，衬垫层260覆盖栅极绝缘层210的暴露在阻挡层230之上的侧表面和阻挡层230的顶表面。衬垫层260延伸到栅极绝缘层210和第二栅电极240之间的空间中。衬垫层260由金属氮化物形成或包括金属氮化物。例如，衬垫层260可以由钛氮化物形成或包括钛氮化物。在下文，将描述其中不提供衬垫层260的半导体存储器件。
根据一些实施方式，返回参照图1、图2A和图2B，第一覆盖层250可以提供在栅线GL上。第一覆盖层250设置为填充沟槽120的剩余空间。第一覆盖层250的顶表面位于与基板100的顶表面相同的水平面处。第一覆盖层250由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。每个第一覆盖层250的两个侧表面挨着有源区ACT或器件隔离层110。栅极绝缘层210插设在第一覆盖层250和有源区ACT之间，并用作减小有源区ACT和第一覆盖层250之间的应力的缓冲层。在某些实施方式中，栅极绝缘层210不延伸到有源区ACT和第一覆盖层250之间或器件隔离层110和第一覆盖层250之间的间隙中。例如，栅极绝缘层210的最上部分与第一覆盖层250的侧表面接触。
根据一些实施方式，第一掺杂区SD1和第二掺杂区SD2分别提供在有源区ACT的与栅线GL的两个侧表面相邻的两个部分中。第一掺杂区SD1和第二掺杂区SD2形成在基板100的顶表面之下或在基板100中。第一掺杂区SD1和第二掺杂区SD2具有与基板100的导电类型不同的导电类型。例如，当基板100是p型时，第一掺杂区SD1和第二掺杂区SD2是n型。第一掺杂区SD1和第二掺杂区SD2可以用作源极区或漏极区。
根据一些实施方式，第一焊盘310和第二焊盘320设置在基板100上，并且在一些实施方式中，第一焊盘310和第二焊盘320分别连接到第一掺杂区SD1和第二掺杂区SD2。第一焊盘310和第二焊盘320由至少一种导电材料诸如掺杂的多晶硅或金属形成，或包括至少一种导电材料诸如掺杂的多晶硅或金属。
根据一些实施方式，第一层间绝缘层400设置在第一焊盘310和第二焊盘320上。第一层间绝缘层400由硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个形成，或包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。
根据一些实施方式，位线BL设置在第一层间绝缘层400上。位线BL设置在第一层间绝缘层400上且在第二层间绝缘层540中。第二层间绝缘层540由硅氧化物层、硅氮化物层或硅氮氧化物层形成，或包括硅氧化物层、硅氮化物层或硅氮氧化物层。每条位线BL通过穿过第一层间绝缘层400的第一接触510连接到第一焊盘310。位线BL和第一接触510由至少一种导电材料诸如掺杂的硅或金属形成，或包括至少一种导电材料诸如掺杂的硅或金属。
根据一些实施方式，第二覆盖层520设置在位线BL上，并且绝缘间隔物530被提供为覆盖位线BL的侧表面。第二覆盖层520和绝缘间隔物530由硅氮化物、硅氧化物和硅氮氧化物中的至少一种形成，或包括硅氮化物、硅氧化物和硅氮氧化物中的至少一种。
根据一些实施方式，第二接触610设置在基板100上。第二接触610穿过第一层间绝缘层400和第二层间绝缘层540并且连接到第二焊盘320。第二接触610由至少一种导电材料诸如掺杂的硅或金属形成，或者包括至少一种导电材料诸如掺杂的硅或金属。
根据一些实施方式，连接到第二接触610的数据存储元件设置在第二层间绝缘层540上。例如，数据存储元件是电容器CA或包括电容器CA，该电容器CA包括第一电极620、第二电极640以及插设在第一电极620和第二电极640之间的电介质层630。第一电极620成形得像具有封闭底部的圆筒。第二电极640覆盖第一电极620。第一电极620和第二电极640由掺杂的硅、金属和金属化合物中的至少一种形成，或包括掺杂的硅、金属和金属化合物中的至少一种。
根据一些实施方式，支撑层700设置在第二电极640和第二层间绝缘层540之间。支撑层700设置在第一电极620的外侧壁上，从而防止第一电极620倾斜或倒塌。支撑层700由绝缘材料形成或包括绝缘材料。
为了说明的方便，图2A示出其中栅线GL的下部具有矩形形状的示例，但是发明构思不限于此。例如，如图6所示，沟槽120的下部区域可以具有“U”形截面，因此填充沟槽120的栅线GL可以具有圆化的下部。在某些实施方式中，栅线GL可以根据它们的位置而提供在不同的深度处。作为示例，为了减小形成在第一掺杂区SD1和第二掺杂区SD2之间的有源区ACT中的沟道区的长度，有源区ACT中的栅线GL可以形成在相对高的水平面处。例如，器件隔离层110中的栅线GL的底部可以低于有源区ACT中的栅线GL的底部。
在根据发明构思的一些实施方式的半导体存储器件中，每条栅线GL包括位于低水平面处并具有高的功函数的第一栅电极220以及位于高水平面处并具有低的功函数的第二栅电极240。第二栅电极240可以减小泄漏电流，诸如栅极诱导漏极泄漏(GIDL)电流，其可能通过栅线GL在第一掺杂区SD1或第二掺杂区SD2中发生。
此外，根据一些实施方式，阻挡层230可以防止第二栅电极240中的硅原子或n型杂质扩散到第一栅电极220中并可以防止金属硅化物或金属氮化物形成在第一栅电极220中。因此，可以改善栅线GL的电特性。
此外，根据一些实施方式，栅极绝缘层210的第二部分214中的N+离子有助于减少进入栅极绝缘层210的泄漏电流，这可以提高半导体存储器件的可靠性。
图7是根据发明构思的一些实施方式的半导体存储器件的剖视图，并对应于沿着图1的线I-I'截取的截面。
根据一些实施方式，参照图1、图2B和图7，第二栅电极240的宽度大于第一栅电极220的宽度。当在垂直于沟槽120的侧表面的方向上测量时，栅极绝缘层210的第一部分212的厚度T1大于栅极绝缘层210的第二部分214的厚度T2。具体地，当与第一部分212的内侧壁相比时，第二部分214的内侧壁朝向沟槽120的侧壁向外凹进。由于与第二栅电极240相邻的第二部分214比栅极绝缘层210的第一部分212薄，所以可以在第二栅电极240与第一掺杂区SD1和第二掺杂区SD2之间产生强电场。因此，可以改善第二栅电极240与第一掺杂区SD1和第二掺杂区SD2之间的电特性。第一部分212的厚度T1比第二部分214的厚度T2大大约40％至70％。如果厚度T1比厚度T2大得少于约40％，则第一掺杂区SD1和第二掺杂区SD2中的泄漏电流诸如GIDL电流会增大。如果厚度T1比厚度T2大得多于约70％，则在第二栅电极240与第一掺杂区SD1和第二掺杂区SD2之间不产生强电场。
此外，根据一些实施方式，栅极绝缘层210的第二部分214的氮浓度大于栅极绝缘层210的第一部分212的氮浓度。例如，第二部分214可以具有高N+离子浓度。第二部分214中的N+离子减少进入栅极绝缘层210的泄漏电流，这可以提高半导体存储器件的可靠性。
根据一些实施方式，在形成栅极绝缘层210之后，沟槽120的其中设置第一栅电极220的下部区域的宽度小于沟槽120的其中设置第二栅电极240的上部区域的宽度。第二栅电极240具有比第一栅电极220的宽度W1大的宽度W2。
在一些实施方式中，栅极绝缘层210包括第二部分214，第二部分214比第一部分212薄并包含N+离子。因此，可以在第二栅电极240与第一掺杂区SD1和第二掺杂区SD2之间产生强电场，并且由于第二部分214中的N+离子，可以减少进入栅极绝缘层210的泄漏电流。换句话说，根据发明构思的一些实施方式，可以提高半导体存储器件的电特性和可靠性。
图8A、图9A、图10A、图11A、图12A、图13A和图14A是沿着图1的线I-I'截取的剖视图，示出根据发明构思的一些实施方式的制造半导体存储器件的方法。图8B、图9B、图10B、图11B、图12B、图13B和图14B是沿着图1的线II-II'截取的剖视图，示出根据发明构思的一些实施方式的制造半导体存储器件的方法。图10C、图11C和图12C分别是图10A、图11A和图12A的部分“A”(即第一栅电极的表面的一部分)的放大图。图13C是示出形成第二栅电极的工艺的剖视图。
根据一些实施方式，参照图1、图8A和图8B，器件隔离层110形成在基板100中，限定有源区ACT。器件隔离层110包括硅氮化物层、硅氧化物层和硅氮氧化物层中的至少一个。器件隔离层110包括延伸到基板100中的部分。
根据一些实施方式，第二掺杂区SD2形成在基板100的有源区ACT中。第二掺杂区SD2通过离子注入工艺形成。第二掺杂区SD2掺杂有n型杂质。
根据一些实施方式，参照图1、图9A和图9B，沟槽120形成在基板100的上部中。例如，形成沟槽120包括在基板100上形成掩模图案M、然后使用掩模图案M作为蚀刻掩模来蚀刻基板100和器件隔离层110。每个沟槽120形成为具有在第二方向D2上延伸的线形。器件隔离层110和有源区ACT通过沟槽120暴露。在蚀刻工艺之后去除掩模图案M。在图9A中，沟槽120被示出为具有矩形截面，但是发明构思不限于此。在基板100被蚀刻以形成沟槽120的情况下，与边缘区域相比，沟槽120的底表面的中心区域可以更容易地被蚀刻，如图6所示。因此，沟槽120可以形成为具有其中心区域凹陷的底表面，并且沟槽120的底部区域可以具有“U”形截面。在下文，为了描述的方便，将参照图9A的沟槽120描述发明构思。
根据一些实施方式，参照图1、图10A和图10B，绝缘层215形成在基板100上以及在沟槽120中。绝缘层215可以通过例如热氧化工艺、原子层沉积(ALD)工艺或者化学气相沉积(CVD)工艺形成。绝缘层215形成为覆盖基板100的顶表面以及沟槽120的侧表面和底表面。绝缘层215由硅氧化物形成或包括硅氧化物。
接下来，根据一些实施方式，栅线GL形成在沟槽120中。每条栅线GL包括第一栅电极220、阻挡层230和第二栅电极240。
根据一些实施方式，第一栅电极220形成在涂覆有绝缘层215的沟槽120中的每个的下部区域中。例如，导电材料沉积在基板100上。导电材料形成为填充沟槽120。导电材料的沉积可以通过例如CVD工艺。导电材料包括金属材料，诸如钨(W)、钛(Ti)或钽(Ta)。此后，沉积的导电材料被蚀刻以形成第一栅电极220。执行蚀刻工艺直到第一栅电极220具有期望的厚度。
根据一些实施方式，参照图10C，第一栅电极220具有多晶结构。第一栅电极220包括多个晶粒，并且在这种情况下，由于晶粒的存在，第一栅电极220具有不平坦的顶表面。例如，第一栅电极220的顶表面包括突出部分P1和低于突出部分P1的凹陷部分P2。凹陷部分P2连接到第一栅电极220的晶体缺陷，诸如晶粒之间的晶界。
此后，如之前参照图4所述，功函数调整层225可以形成在第一栅电极220上。例如，功函数调整材料可以沉积在基板100上。这里，功函数调整材料可以形成为填充沟槽120。功函数调整材料可以包括金属氮化物，诸如钛氮化物(TiN)和钽氮化物(TaN)。接下来，沉积的功函数调整材料可以被蚀刻以形成功函数调整层225。在功函数调整层225形成在第一栅电极220上的情况下，功函数调整层225可以形成为具有晶粒，因此功函数调整层225可以具有不平坦的顶表面，其形状取决于晶粒的形状。在某些实施方式中，可以省略形成功函数调整层225的工艺。下面的描述将参照图10A的没有功函数调整层225的栅线GL的示例。
根据一些实施方式，参照图1、图11A和图11B，在第一栅电极220上形成初始阻挡层235。具体地，对第一栅电极220的顶表面执行表面处理工艺。该表面处理工艺是氧化工艺。第一栅电极220的上部通过表面处理工艺氧化以形成初始阻挡层235。
根据一些实施方式，参照图11C，由于第一栅电极220的不平坦的顶表面，第一栅电极220的上部的氧化厚度是不均匀的。例如，突出部分P1容易被氧化，因为它具有相对大的暴露面积。相反，凹陷部分P2不容易被氧化，因为它具有相对小的暴露面积。因此，凹陷部分P2上的初始阻挡层235比突出部分P1上的初始阻挡层235薄。
根据一些实施方式，参照图1、图12A和图12B，在第一栅电极220上形成阻挡层230。具体地，对初始阻挡层235执行表面处理工艺。该表面处理工艺是氮化工艺。作为该表面处理工艺的结果，初始阻挡层235被氮化以形成阻挡层230。在该表面处理工艺期间，第一栅电极220的上部被部分地氮化。这里，第一栅电极220的被氮化的上部构成阻挡层230的一部分。
根据一些实施方式，参照图12C，阻挡层230形成为具有均匀的厚度。例如，初始阻挡层235的氮化在突出部分P1和凹陷部分P2两者上被容易地进行。作为示例，氮原子容易地渗透到第一栅电极220的晶界中。这里，凹陷部分P2上的初始阻挡层235被更有效地氮化，因为它比突出部分P1上的初始阻挡层235薄。因此，在突出部分P1上的初始阻挡层235的氮化期间，第一栅电极220的上部被部分地氮化，并且在这种情况下，阻挡层230由初始阻挡层235的氮化部分和第一栅电极220的氮化部分构成。换句话说，凹陷部分P2上的阻挡层230变厚，并且在这种情况下，阻挡层230在突出部分P1和凹陷部分P2上具有均匀的厚度。
在一些实施方式中，对绝缘层215的一部分执行表面处理工艺。例如，绝缘层215的位于第一栅电极220和阻挡层230之上的暴露的第四部分219在该表面处理工艺中被氮化。因此，第四部分219具有比与第一栅电极220相邻的第三部分217的N+离子浓度高的N+离子浓度。
根据一些实施方式，参照图1、图13A和图13B，在阻挡层230上形成第二栅电极240。例如，在基板100和绝缘层215上沉积多晶硅层。该多晶硅层形成为填充沟槽120。该多晶硅层可以通过例如CVD工艺形成。此后，沉积的多晶硅层被蚀刻并掺杂有n型或p型杂质以形成第二栅电极240。考虑到第二栅电极240所需的功函数，可以调整掺杂在该多晶硅层中的杂质的量。执行蚀刻工艺直到第二栅电极240具有期望的厚度。在某些实施方式中，沉积的多晶硅层可以掺杂有n型或p型杂质，然后该多晶硅层可以被回蚀刻以形成第二栅电极240。
根据发明构思的一些实施方式，可以形成具有均匀厚度的阻挡层230。在阻挡层230具有不均匀厚度的情况下，n型或p型杂质会穿过阻挡层230的薄部分扩散到第一栅电极220中。相反，在一些实施方式中，在形成第二栅电极240的工艺中，n型或p型杂质不会扩散到第一栅电极220中。因此，可以用大量的n型或p型杂质掺杂第二栅电极240，用于功函数调整，而没有劣化或损坏第一栅电极220。换句话说，根据发明构思的一些实施方式，可以在相对大的范围内调整栅线GL的功函数。这可以允许栅线GL具有能够满足半导体存储器件的技术要求的期望的功函数。
在包括多晶硅的第二栅电极240掺杂有大量杂质的情况下，第二栅电极240会具有降低的强度。在这种情况下，第二栅电极240的顶表面240a可能是凹陷的，如图13C所示，或者在掺杂工艺之后执行的后续回蚀刻工艺期间，第二栅电极240的顶表面240a的中心区域可能被过蚀刻。结果，第二栅电极240可以形成为具有其截面像字母“V”或“U”一样成形的顶表面。在下文，将参照图13A的第二栅电极240更详细地描述发明构思。
作为上述工艺的结果，栅线GL形成在沟槽120中。每条栅线GL包括第一栅电极220、阻挡层230和第二栅电极240。
根据一些实施方式，参照图1、图14A和图14B，第一覆盖层250形成在沟槽120中。例如，形成第一覆盖层250包括在基板100上形成覆盖层以及对该覆盖层执行平坦化工艺。在形成第一覆盖层250期间，从基板100的顶表面去除绝缘层215的至少一部分。结果，栅极绝缘层210形成在栅线GL和有源区ACT之间或在栅线GL与器件隔离层110之间。如图13C所示，在栅线GL的第二栅电极240的顶表面240a具有“V”形或“U”形截面的情况下，第一覆盖层250的底部可以具有与第二栅电极240的顶表面240a相应的形状。第一覆盖层250由硅氮化物、硅氧化物和硅氮氧化物中的至少一种形成，或包括硅氮化物、硅氧化物和硅氮氧化物中的至少一种。作为蚀刻工艺的结果，器件隔离层110的顶表面和有源区ACT的顶表面被暴露。
根据一些实施方式，对基板100执行离子注入工艺以在基板100的在两条相邻的栅线GL之间的区域中形成第一掺杂区SD1。第一掺杂区SD1具有与第二掺杂区SD2的导电类型相同的导电类型，诸如n型。在一些实施方式中，第一掺杂区SD1可以形成为比第二掺杂区SD2更深(未示出)。
在某些实施方式中，在形成第二栅电极240之前形成衬垫层260。衬垫层260可以通过例如CVD工艺形成。衬垫层260形成为共形地覆盖绝缘层215。衬垫层260由至少一种金属材料或金属氮化物材料形成，或包括至少一种金属材料或金属氮化物材料。例如，衬垫层260包括钛(Ti)、钨(W)和其氮化物中的至少一种。如果形成衬垫层260，则通过后续工艺制造的半导体存储器件具有与图5所示的结构相同的结构。在下文，将参照其中没有形成衬垫层260的示例来描述发明构思的实施方式。
根据一些实施方式，返回参照图1、图2A和图2B，导电层形成在基板100上并被图案化以形成第一焊盘310和第二焊盘320。第一焊盘310连接到第一掺杂区SD1，第二焊盘320连接到第二掺杂区SD2。第一焊盘310和第二焊盘320由掺杂的多晶硅层、掺杂的单晶硅层和金属层中的至少一个形成，或包括掺杂的多晶硅层、掺杂的单晶硅层和金属层中的至少一个。
根据一些实施方式，第一层间绝缘层400形成在第一焊盘310和第二焊盘320上。第一层间绝缘层400可以通过例如CVD工艺形成。第一层间绝缘层400的一部分被图案化以形成接触孔。导电材料形成在第一层间绝缘层400上以填充接触孔，然后覆盖层形成在该导电材料上。覆盖层和导电材料被图案化以形成接触孔中的第一接触510、位线BL和在位线BL上的第二覆盖层520。绝缘间隔物层共形地沉积在第一层间绝缘层400上并被各向异性地蚀刻以形成覆盖位线BL的侧表面的绝缘间隔物530。
根据一些实施方式，第二层间绝缘层540形成在第一层间绝缘层400上，然后执行平坦化工艺以暴露第二覆盖层520的顶表面。此后，第二接触610形成为穿过第二层间绝缘层540和第一层间绝缘层400以连接到第二焊盘320。支撑层700形成在第二层间绝缘层540上。支撑层700可以通过例如CVD工艺形成。第一电极620形成为穿过支撑层700，并且每个第一电极620连接到第二接触610。共形地覆盖第一电极620的电介质层630和覆盖第一电极620的第二电极640形成为构成电容器CA。通过前述方法可以制造根据发明构思的一些实施方式的半导体存储器件。
根据一些实施方式，如果阻挡层230不具有均匀的厚度，则硅或n型杂质会通过阻挡层230的薄部分扩散到第一栅电极220中，并且第一栅电极220和第二栅电极240之间的电阻在阻挡层230的厚部分处增大。相反，在根据发明构思的一些实施方式的制造半导体存储器件的方法中，阻挡层230形成为具有基本上均匀的厚度。因此，可以减少在形成阻挡层230的工艺中的分散误差。此外，不仅可以改善阻挡层230的阻挡特性，而且可以改善第一栅电极220和第二栅电极240之间的电特性。
图15A和图16A是沿着图1的线I-I'截取的剖视图，示出根据发明构思的一些实施方式的制造半导体存储器件的方法。图15B和图16B是沿着图1的线II-II'截取的剖视图，示出根据发明构思的一些实施方式的制造半导体存储器件的方法。
根据一些实施方式，参照图1、图15A和图15B，第二栅电极240形成得比第一栅电极220宽。例如，对图12A和图12B的结构执行蚀刻工艺。作为蚀刻工艺的结果，绝缘层215被部分地去除。例如，对绝缘层215的第四部分219执行蚀刻工艺，绝缘层215的第四部分219位于第一栅电极220和阻挡层230之上。因此，当在垂直于沟槽120的侧表面的方向上测量时，绝缘层215的第三部分217比绝缘层215的第四部分219厚。在第一栅电极220和阻挡层230之上的水平面处测量的沟槽120的上部宽度大于在第一栅电极220的水平面处的沟槽120的下部宽度。
根据一些实施方式，参照图1、图16A和图16B，第二栅电极240形成在阻挡层230上。例如，形成第二栅电极240包括在阻挡层230上沉积多晶硅层以及用n型杂质掺杂多晶硅层。沟槽120的上部区域中的第二栅电极240比沟槽120的下部区域中的第一栅电极220宽。
此后，根据一些实施方式，对图16A和图16B的结构执行之前参照图14A、图14B、图2A和图2B的描述的工艺，以形成图7的半导体存储器件。
根据发明构思的一些实施方式，半导体存储器件可以配置为使得掺杂区中的泄漏电流(诸如栅极诱导漏极泄漏(GIDL)电流)被抑制。
此外，根据发明构思的一些实施方式，提供阻挡层以防止第二栅电极中的硅或n型杂质扩散到第一栅电极中，从而防止形成金属硅化物层或金属氮化物层。因此，可以改善栅线的电特性。
此外，根据发明构思的一些实施方式，可以减少进入栅极绝缘层的泄漏电流，这可以提高半导体存储器件的可靠性。
在根据发明构思的一些实施方式的制造半导体存储器件的方法中，阻挡层可以形成为具有基本上均匀的厚度。因此，可以减少在形成阻挡层的工艺中的分散误差，这不仅可以改善阻挡层的阻挡特性，而且可以改善第一栅电极和第二栅电极之间的电特性。
尽管已经具体示出和描述了发明构思的示范性实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节的变化，而没有脱离权利要求书的精神和范围。
本申请要求于2017年9月18日在韩国知识产权局提交的韩国专利申请第10-2017-0119715的优先权和权益，其内容通过引用整体地结合于此。

Claims (20)

1.一种制造半导体存储器件的方法，包括：
蚀刻基板以形成与所述基板的有源区交叉的沟槽；
在所述沟槽的底表面和侧表面上形成栅极绝缘层；
在所述栅极绝缘层上形成第一栅电极，该第一栅电极填充所述沟槽的下部；
氧化所述第一栅电极的顶表面以形成初始阻挡层；
氮化所述初始阻挡层以形成阻挡层；以及
在所述阻挡层上形成第二栅电极，该第二栅电极填充所述沟槽的上部。
2.根据权利要求1所述的方法，其中氮化所述初始阻挡层使所述栅极绝缘层的位于所述第一栅电极和所述阻挡层之上的暴露部分氮化。
3.根据权利要求1所述的方法，其中氮化所述初始阻挡层使所述第一栅电极的上部氮化。
4.根据权利要求1所述的方法，其中
氧化所述第一栅电极的所述顶表面将氧原子注入到所述第一栅电极中，并且
氮化所述初始阻挡层将氮原子注入到所述初始阻挡层的晶体缺陷中。
5.根据权利要求1所述的方法，还包括在形成所述第二栅电极之前蚀刻所述栅极绝缘层，其中所述栅极绝缘层的暴露在所述阻挡层之上的部分的厚度减小。
6.根据权利要求1所述的方法，其中所述第一栅电极包括第一金属，并且
所述阻挡层包括所述第一金属的氮氧化物。
7.根据权利要求1所述的方法，还包括：在形成所述第二栅电极之前，形成衬垫层，该衬垫层覆盖所述阻挡层的顶表面和所述栅极绝缘层的暴露在所述阻挡层之上的侧表面。
8.根据权利要求1所述的方法，还包括在所述第二栅电极上形成覆盖层，该覆盖层填充所述沟槽的剩余区域。
9.一种半导体存储器件，包括：
半导体基板，包括沟槽；
栅极绝缘层，设置在所述沟槽中，覆盖所述沟槽的底表面和内侧表面；
第一栅电极，设置在所述沟槽的下部中，所述第一栅电极包括第一金属；
第二栅电极，设置在所述沟槽中并在所述第一栅电极上；以及
阻挡层，设置在所述第一栅电极和所述第二栅电极之间，所述阻挡层包括所述第一金属的氮氧化物，
其中所述第二栅电极具有比所述第一栅电极的功函数小的功函数。
10.根据权利要求9所述的半导体存储器件，其中所述栅极绝缘层具有与所述第一栅电极相邻的第一部分和与所述第二栅电极相邻的第二部分，并且
当在垂直于所述沟槽的侧表面的方向上测量时，所述第一部分比所述第二部分厚。
11.根据权利要求10所述的半导体存储器件，其中所述第一部分的厚度比所述第二部分的厚度大40％至70％。
12.根据权利要求9所述的半导体存储器件，其中所述第二栅电极比所述第一栅电极宽。
13.根据权利要求9所述的半导体存储器件，其中所述栅极绝缘层的与所述第二栅电极相邻的部分的氮浓度大于所述栅极绝缘层的与所述第一栅电极相邻的部分的氮浓度。
14.根据权利要求9所述的半导体存储器件，其中所述阻挡层的厚度在从至的范围内。
15.根据权利要求9所述的半导体存储器件，其中所述第二栅电极包括掺杂有n型杂质的多晶硅。
16.根据权利要求9所述的半导体存储器件，其中所述第一栅电极和所述第二栅电极通过所述阻挡层彼此间隔开。
17.根据权利要求9所述的半导体存储器件，还包括设置在所述阻挡层和所述第二栅电极之间的衬垫层，
其中所述衬垫层延伸到所述栅极绝缘层和所述第二栅电极之间的空间中。
18.根据权利要求9所述的半导体存储器件，其中所述基板还包括：
由器件隔离层围绕的有源区，其中所述有源区在与所述沟槽交叉的方向上延伸；和
形成在所述有源区中的掺杂区，
其中所述掺杂区包括设置在两个相邻的所述沟槽之间的第一掺杂区以及设置在所述沟槽和所述器件隔离层之间的第二掺杂区。
19.根据权利要求18所述的半导体存储器件，还包括
位线，设置在所述基板上且连接到所述第一掺杂区；和
电容器，设置在所述基板上且连接到所述第二掺杂区。
20.一种半导体存储器件，包括：
基板，包括由器件隔离层围绕的有源区，所述有源区在第一方向上延伸；
栅线，掩埋在形成于所述基板的上部中的沟槽中，其中所述栅线在与所述第一方向交叉的第二方向上与所述有源区交叉，并将所述有源区划分为第一掺杂区和第二掺杂区；以及
位线，设置在所述栅线上方，该位线在与所述第一方向和所述第二方向两者交叉的第三方向上延伸，
其中每条所述栅线包括：
第一栅电极，设置在所述沟槽的下部中，其中所述第一栅电极的顶表面包括氧原子和氮原子；和
第二栅电极，设置在所述第一栅电极上。
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