CN103943506A - 制造具有覆盖层的半导器件的方法 - Google Patents

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Abstract

本发明公开了一种制造具有覆盖层的半导体器件的方法，包括在半导体衬底的第一区域中形成第一伪栅极结构，以及在半导体衬底的第二区域中形成第二伪栅极结构。在第二伪栅极结构上形成保护层(例如，氧化物和/或氮化硅硬掩模)。在形成保护层之后去除第一伪栅极结构，从而提供第一沟槽。在第一沟槽中形成覆盖层(例如，硅)。可在覆盖层上形成金属栅极结构。在去除第一伪栅极结构期间，保护层可保护第二伪栅极结构。

Description

制造具有覆盖层的半导器件的方法
技术领域
本发明总的来说涉及集成电路，更具体地，涉及制造具有覆盖层的半导体器件的方法。
背景技术
半导体集成电路(IC)工业经历了快速增长。IC材料、设计和制造工具的技术发展产生了多代IC，每一代IC都具有比前一代更小但更复杂的电路。在这些发展进程中，制造方法和材料已发展到能实现更小部件尺寸的期望。
被认为增强设备性能的一个发展是使用硅锗来形成诸如PMOS场效应晶体管(PFET器件)的一些器件的沟道，而保留硅在NMOS场效应晶体管(NFET器件)中的使用。然而，相同衬底上的混合器件类型在它们的集成方面提供了挑战。例如，可以对一种器件类型有利的材料可能对另一种器件类型有害。因此，期望充分解决单个衬底上的多个器件类型同时维持或增强性能的方法。
发明内容
根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在半导体衬底的第一区域中形成第一伪栅极结构；在半导体衬底的第二区域中形成第二伪栅极结构；在第二伪栅极结构上形成保护层；在形成保护层之后去除第一伪栅极结构，从而提供第一沟槽；在第一沟槽中形成覆盖层。
优选地，该方法进一步包括：在形成覆盖层之后，去除第二伪栅极结构上的保护层。
优选地，该方法进一步包括：在去除第二伪栅极结构上的保护层之前，在覆盖层上形成伪层；在覆盖层上形成金属栅极结构之前去除伪层。
优选地，形成覆盖层包括：在第二伪栅极结构上的保护层上形成覆盖层。
优选地，该方法进一步包括：去除保护层和第二伪栅极结构；以及在第一沟槽中和在通过去除第二伪栅极结构提供的第二沟槽中形成金属栅极结构。
优选地，形成覆盖层包括形成硅层。
优选地，形成覆盖层包括外延工艺。
优选地，在半导体衬底的硅锗部分上形成第一伪栅极结构。
优选地，在半导体衬底的硅部分上形成第二伪栅极结构。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在衬底的p型场效应晶体管(PFET)区域中形成第一伪栅极结构，以及在衬底的n型场效应晶体管(NFET)区域中形成第二伪栅极结构；在第二伪栅极结构上形成保护层；在形成保护层之后去除第一伪栅极结构，从而提供第一沟槽；在第一沟槽中形成硅覆盖层；在第一沟槽中的硅覆盖层上形成金属栅极结构；以及在去除第二伪栅极结构之前从第二伪栅极结构去除保护层。
优选地，形成保护层包括：在衬底的NFET区域和PFET区域上形成保护层；以及使用光刻工艺图案化保护层，使得从衬底的PFET区域去除保护层。
优选地，形成保护层包括沉积氧化物层和氮化硅层中的至少一层。
优选地，形成硅覆盖层包括外延工艺。
优选地，外延工艺在衬底的PFET区域的硅锗部分上生长硅层。
优选地，硅覆盖层向形成在PFET区域中的PFET器件的沟道区域提供应力。
根据本发明的又一方面，提供了一种方法，包括：在PFET器件的沟道区域以及NFET器件的伪栅极结构上形成硅覆盖层；在硅覆盖层上形成介电材料的伪层；图案化硅覆盖层和伪层，其中，图案化从NFET器件的伪栅极结构去除硅覆盖层和伪层；在图案化之后去除NFET器件的伪栅极结构，其中，去除伪栅极结构提供沟槽；在硅覆盖层上形成金属栅极结构以形成PFET器件的栅极；以及在沟槽中形成另外的金属栅极结构以形成NFET器件的栅极。
优选地，形成介电材料的伪层包括沉积氮化硅。
优选地，该方法进一步包括：在形成硅覆盖层之前形成至少一个保护层，其中，在NFET器件的伪栅极结构上形成至少一个保护层。
优选地，该方法进一步包括：在形成硅覆盖层之前，去除PFET器件的伪栅极结构以露出沟道区域；以及其中，在去除PFET器件的伪栅极结构期间，至少一个保护层掩蔽NFET器件的伪栅极结构。
优选地，在硅覆盖层上形成金属栅极结构包括在硅覆盖层上直接形成介电层。
附图说明
当参照附图阅读时，根据以下详细描述更好地理解本发明的各个方面。需要强调的是，根据行业标准惯例，各个部件没有按比例绘制。事实上，为了清楚地讨论，可以任意增大或减小各个部件的尺寸。
图1是根据本发明的一个或多个方面制造半导体器件的方法。
图2至图27是根据图1的方法的一个或多个步骤制造半导体器件的实施例的截面图。
具体实施方式
应该理解，以下发明提供了用于实现本发明的不同特征的许多不同的实施例或实例。以下描述了部件和配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。此外，在下面的描述中第一部件形成在第二部件之上或第二部件上可以包括第一部件和第二部件被形成为直接接触的实施例，还可以包括附加部件可形成为夹置在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。为了简化和清楚的目的，可以按不同比例任意绘制各个部件。在说明中，用虚线所示的部件表示已从衬底去除它们。
图1示出了根据本发明的一个或多个方面制造半导体的方法100。图2至图27是根据图1的方法100的半导体器件的实施例的截面图。
应当理解，方法100包括具有互补金属氧化物半导体(CMOS)技术工艺流程的特征的步骤，因此仅在文中简略描述。可在方法100之前、之后和/或期间执行附加步骤。还应当理解，可以通过互补金属氧化物半导体(CMOS)技术工艺流程制造图2至图27的部分半导体器件，因此仅在文中简略描述一些工艺。进一步地，图2至图27的这些器件可包括诸如附加晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等的各种器件和部件，但为了更好地理解本发明的发明概念而简化了这些部件。这些器件还可包括可以互连的多个半导体器件(例如，晶体管)。器件可以是处理集成电路期间制造的中间器件或中间器件的一部分，其可包括静态随机存储器(SRAM)和/或其它逻辑电路、无源元件(诸如，电阻器、电容器和电感器)以及有源元件(诸如P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压晶体管、高频晶体管)、其它存储单元以及它们的组合。应当注意，所示器件在两个区域的每一个中提供单个器件，然而，该配置仅用于说明的目的，而不旨在将本发明限制在任何数量的栅极结构。
方法100开始于框102，其中提供具有第一区域和第二区域的衬底。第一区域是NFET区域；第二区域是PFET区域。NFET区域是在其中形成或将要形成n型场效应晶体管的衬底的区域。PFET区域是在其中形成或将要形成p型场效应晶体管的衬底的区域。诸如浅沟槽隔离结构(STI)或硅的局部氧化(LOCOS)结构的隔离区可夹置在这些区域之间。
衬底可以是半导体衬底(例如，晶圆)。衬底可以是硅衬底。可选地，衬底可以包括：另一种基本半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者它们的组合。在一个实施例中，衬底是绝缘体上半导体(SOI)衬底。
在一个实施例中，衬底的第一区域包括将要形成器件(例如，PFET)的硅锗区域(例如，有源区域)。在一个实施例中，衬底的第二区域包括将要形成器件(例如，NFET)的硅区域(例如，有源区域)。
参照图2的实例，提供衬底202。衬底202包括PFET区域204和NFET区域206。PFET区域204包括硅锗有源区域208。NFET区域206包括硅有源区域210。
然后，方法100继续至框104，形成伪栅极结构。伪栅极结构设置在衬底上的两个区域中的每一个区域中。每个伪栅极结构均包括至少一个牺牲层。例如，伪栅极结构可包括随后被去除的界面层(IL)、栅极介电层、伪栅电极层和/或其它合适的层。在一个实施例中，IL可包括诸如氧化硅(SiO2)或氮氧化硅(SiON)的介电材料。可通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其它合适的方法来形成IL。在一个实施例中，栅极介电层包括诸如SiO2的氧化物。可通过热氧化、原子层沉积(ALD)和/或其它合适方法来形成介电层。在一个实施例中，伪栅电极层包括多晶硅和/或其它合适材料。可通过CVD、物理汽相沉积(PVD)、ALD、其它合适方法和/或它们的组合来形成伪栅电极层。
可通过包括沉积材料以及图案化工艺和蚀刻工艺的过程来由材料形成栅极堆叠件，从而形成伪栅极结构。可使用包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(例如，硬烘)、其它合适工艺和/或它们的组合的光刻图案化工艺。蚀刻工艺包括干蚀刻、湿蚀刻和/或其它蚀刻方法(例如，反应离子蚀刻)。
在实施例中，在形成源极/漏极区(或者它们的部分)之前或之后，间隔件元件可被形成为邻接伪栅极结构的侧壁。可通过沉积介电材料随后通过各向同性蚀刻工艺来形成间隔件元件，然而，其它实施例也是可能的。在一个实施例中，间隔件元件包括氧化硅、氮化硅和/或其它合适的电介质。间隔件元件可包括多层。
方法100还可包括形成附加部件。在一个实施例中，形成源极/漏极区。源极/漏极区可包括引入合适掺杂物类型：n型或者p型掺杂物。源极/漏极区可包括晕注入或低剂量漏极(LDD)注入、源极/漏极注入、源极/漏极激活和/或其它合适工艺。在其他实施例中，源极/漏极区可包括凸起的源极/漏极区、应变区、外延生长区和/或其它合适的技术。
在一个实施例中，在伪栅极结构上以及伪栅极结构周围形成接触孔刻蚀停止层(CESL)和层间介电(ILD)层。可用于形成CESL的材料的实例包括氮化硅、氧化硅、氮氧化硅和/或本领域公知的其它材料。ILD层可包括诸如正硅酸乙酯(TEOS)氧化物、非掺杂硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG))、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺硼硅玻璃(BSG)的材料和/或其它合适介电材料。可通过PECVD工艺或者其它合适沉积技术来沉积ILD层。
参照图2的实例，伪栅极结构212设置在衬底上。伪栅极结构212包括伪介电层214和伪电极层216。在一个实施例中，伪介电层214是诸如氧化硅的氧化物。在一个实施例中，伪电极层216是多晶硅。间隔件元件218设置在伪栅极结构212的侧壁。ILD层220夹置在伪栅极结构212之间。ILD层220可包括多层。这些层可具有相同或不同的组成。
然后，方法100继续至框106，在衬底上的NFET区域中形成保护层(或硬掩模)。在一个实施例中，在第一区域和第二区域上均形成保护层(例如，席状或共形涂层)。然后，以下参照图3至图5进一步示出使用诸如光刻的合适图案化技术来图案化保护层以例如在NFET区域上而不在PFET区域上提供保护层。在一个实施例中，保护层包括多层。例如，在一个实施例中，保护层包括氧化物层(例如，SiO2)和氮化硅(SiN)层。然而，提供合适耐蚀刻(以下参照图6和图7讨论)的其它组成也是合理的。在一个实施例中，仅提供氮化硅层作为保护层。可通过诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、氧化工艺和/或其它合适工艺的合适形成技术来提供保护层。
参照图3的实例，在衬底202上提供保护层302。保护层302包括第一层304和第二层306。在一个实施例中，第一层304是氧化物(例如，SiO2)。在一个实施例中，第二层306是氮化硅。保护层302还可以称为硬掩模材料。在一个实施例中，省略了第一层304。
现在继续参照图4的实例，在衬底202的NFET区域206上形成掩模元件402。在一个实施例中，掩模元件402包括感光材料。可通过诸如旋涂感光材料(文中也称为光刻胶)、将图案曝光于辐射、软烘、显影、硬烘、冲洗工艺和/或其它合适工艺来形成掩模元件402。
现在继续参照图5的实例，示出了去除保护层302。还去除了掩模元件402。可在从PFET区域204去除保护层302之后和/或同时去除掩模元件402。可通过诸如湿蚀刻、干蚀刻、等离子体蚀刻、灰化的蚀刻工艺和/或其它合适工艺来去除保护层302和/或掩模元件402。可在一个或多个蚀刻步骤中进行去除。应当注意，还可在从PFET区域204中去除保护层302期间去除部分伪栅电极216。
然后方法100继续至框108，从第一区域(例如，PFET区域)去除伪栅极结构以提供沟槽或开口。可通过合适的湿蚀刻和/或干蚀刻工艺去除伪栅极结构。
参照图6的实例，去除衬底202的PFET区域204中的伪栅极结构212的剩余伪栅电极216。可通过合适的湿蚀刻和/或干蚀刻工艺去除伪栅电极216。继续至图7的实例，去除衬底202的PFET区域204中的伪栅极结构212的伪栅极介电层214。还可通过合适的湿蚀刻和/或干蚀刻工艺去除伪栅极介电层214。去除伪栅极结构212提供了沟槽702。
应当注意，在去除PFET区域中的伪栅极结构期间，在NFET区域中的伪栅极结构上方提供保护层从而避免该伪栅极结构被去除。因此，应当选择保护层成份(例如，顶层成份)，使其不被用于从PFET区域去除伪栅极结构的工艺显著地蚀刻。例如，可根据伪栅极结构的多晶硅、氧化物或其它材料的耐蚀刻性(或蚀刻选择)来选择材料。
然后，方法100继续至框110，在衬底上形成覆盖层。在一个实施例中，覆盖层是硅层。在另一个实施例中，覆盖层基本上是纯硅。在一个实施例中，通过外延工艺形成覆盖层。形成覆盖层，使其设置在衬底上的通过去除伪栅极结构而形成在PFET区域中的沟槽中。具体地，可在沟槽的底部上，例如在下面的衬底上形成覆盖层。在一些实施例中，覆盖层是形成在NFET区域和PFET区域上的共形涂覆层。举例说明，覆盖层的厚度可在约1纳米(nm)至约3nm之间的范围内。可基于形成层、适当并精确填充沟槽的物理限制以及器件的期望性能来选择覆盖层的厚度。在一个实施例中，覆盖层的厚度取决于PFET器件的期望的阈值电压(Vth)。
参照图8的实例，在衬底202上形成覆盖层802。覆盖层802被形成为PFET区域204和NFET区域206上设置的共形层。然而，在沟槽702的底部上形成覆盖层的其它实施例也是可能的。
覆盖层可向PFET器件的沟道区域提供应力。这样可增强PFET器件的性能。在一个实施例中，从NFET器件沟道区域省略了覆盖层，因此不影响NFET的性能。
然后，方法100继续至框112，在衬底上，包括在以上参照框110描述的覆盖层上形成伪层。在一个实施例中，伪层是氮化硅。伪层可以是包括介电材料的其它合适材料。可通过CVD、PVD、ALD和/或其它合适工艺来沉积伪层。
参照图9的实例，伪层902设置在衬底202上，包括设置在覆盖层802上。在一个实施例中，伪层902是SiN。
然后方法100继续至框114，从NFET区域去除伪栅极结构、保护层、覆盖层和/或伪层。可使用诸如在PFET区域上提供掩模元件然后执行蚀刻工艺的合适工艺来去除NFET区域上的层。掩模元件可包括诸如光刻胶的感光材料并且可以使用诸如曝光、软烘、显影等常用的光刻工艺来形成掩模元件。
参照图10的实例，在PFET区域204上形成掩模元件1002。在一个实施例中，掩模元件1002包括感光材料。可通过诸如旋涂光刻胶、将图案曝光于辐射、软烘、显影、硬烘、冲洗工艺的合适工艺和/或其它合适的工艺来形成掩模元件1002。
继续至图11的实例，使用诸如湿蚀刻、干蚀刻、等离子体蚀刻、灰化等的一种或多种合适的蚀刻技术来从NFET区域206去除保护层302、覆盖层802和伪层902。可以在去除层302、层802和/或层902同时，或者在去除层302、层802和/或层902之后从PFET区域204去除掩模元件1002。应当注意，去除层302、层802和/或层902和/或灰化掩模元件1002可以从NFET区域206中的伪栅极结构212去除伪栅电极层216的一部分。
继续至图12的实例，从衬底202的NFET区域206去除伪栅电极216。应当注意，在去除伪栅电极216期间，伪层902保护衬底202的PFET区域204上的覆盖层802。
然后方法100继续至框116，从衬底去除伪层。在一个实施例中，通过合适的湿蚀刻工艺去除伪层。然而，其它蚀刻工艺也是可能的。参照图13的实例，从包括PFET区域204的衬底202中去除伪层902。
继续至图14的实例，可去除形成在衬底202的NFET区域206中的伪栅极结构212的伪介电层214。在其他实施例中，可在去除伪层902之前去除伪介电层。在又一些其他实施例中，介电层可保留在衬底上的最终NFET器件中。去除NFET区域206中的伪栅极结构212提供沟槽1402。
然后方法100继续至框118，在衬底上形成栅极介电层。栅极介电层可包括界面层和高k介电层。界面层可以是诸如SiO2、Al2O3和/或其它合适材料的栅极介电层。可通过热氧化、化学氧化和/或其它合适的工艺提供界面层。在一个实施例中，栅极介电层包括诸如氧化铪(HfO2)的高k介电层。可选地，高k介电层可以可选地包括诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合的其它高k电介质或者其它合适的材料。可通过ALD和/或其它合适的方法形成介电层。
参照图15的实例，在包括沟槽1402和702的衬底202上形成栅极介电层1502。可在PFET区域204中的覆盖层802上直接形成栅极介电层1502。在一个实施例中，栅极介电层1502包括高k介电材料。在一个实施例中，栅极介电层1502包括界面层和高k介电层。
然后方法100继续至框120，在栅极介电层上形成剩余的栅极结构。栅极结构可包括金属栅电极，因此其被称为金属栅极结构。金属栅极结构可包括诸如栅极介电层(以上已描述)、阻挡层、功函金属层、填充层和/或其它合适层的多层。根据期望的功函数，PFET区域中的金属栅极结构可包括与NFET区域中的金属栅极结构不同的材料成份。
图16至图27是形成PFET和NFET器件的金属栅极结构的示例性工艺流程。然而，这些截面图是示例性的，而不用于限制，除了在文中提供的权利要求中所定义的。本领域技术人员将理解，其它金属栅极结构将得益于本发明。
图16示出了沉积阻挡层1602。在一个实施例中，阻挡层是TiN。继续至图17，示出了沉积第二阻挡层1702。在一个实施例中，第二阻挡层1702是TaN。阻挡层1602和1702可提供组合阻挡层。
现在继续至图18，形成了第一功函金属1802。第一功函金属可以是p型功函金属。在一个实施例中，第一功函金属1802是TiN。然而，包括诸如TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN和/或它们的组合的示例性p型功函金属的其它合适组成也是可能的。可通过CVD、PVD、ALD和/或其它合适工艺沉积功函金属1802。
现在继续至图19，在衬底202上形成旋涂玻璃(SOG)1902。SOG 1902的其它组成也是可能的，使得在以下所述形成NFET金属栅极期间为PFET区域204提供合适的保护。现在参照图20，示出了在PFET区域204的SOG1902上形成掩模元件2000。掩模元件2000可包括通过诸如曝光、烘焙、显影等的常用光刻工艺的合适的图案化工艺形成的感光材料。
现在继续至图21，当掩模元件2000保护PFET区域204时，从衬底202的NFET区域206去除SOG 1902。可通过干蚀刻工艺和/或其它合适的去除工艺来去除SOG 1902。在随后的步骤中，如图22所示，从NFET区域206去除第一功函金属(例如，p型功函金属)1802。然后如图23所示，可从衬底202去除掩模元件2000。可通过灰化工艺和/或其它合适的工艺去除掩模元件2000。
现在继续至图24，可从衬底202去除SOG层1902，使得可在衬底202的PFET区域204上形成n型功函金属。如图25所示，在衬底202上形成第二类功函金属(例如，n型功函金属)2502。在一个实施例中，第二类功函金属2502是TaN。然而，包括诸如Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr或它们的组合的n型功函金属的其它合适金属是可能的。可通过CVD、PVD、ALD和/或其它合适的工艺沉积功函层2502。
在形成功函金属层之后，可在剩余沟槽中形成填充金属。填充层可包括Co-Al、Al、W或Cu和/或其它合适的材料。可通过CVD、PVD、喷镀和/或其它合适的工艺来形成填充金属。参照图26的实例，在衬底202上设置填充金属2602。
在随后的工艺中，平坦化衬底以形成金属栅极结构。参照图27的实例，提供平坦化的平面2702以形成衬底202的PFET区域204中的金属栅极结构2704以及衬底202的NFET区域206中的金属栅极结构2706。金属栅极结构2704是PFET器件的栅极结构。金属栅极结构2704包括覆盖层802、栅极介电层1502、阻挡层1602、1604、功函层1802、功函层2502和/或填充层2602。金属栅极结构2706是NFET器件的栅极结构。金属栅极结构2706包括栅极介电层1502、阻挡层1602、1604、功函层2502和/或填充层2602。
再次注意，图27的金属栅极结构仅仅是示例性的并且不用于限制。可使用本发明的一个或多个方面形成其它金属栅极结构。例如，可形成包括覆盖层的其它PFET器件栅极结构，而对应的NFET器件栅极结构可不包括覆盖层。
在发明内容中，本文公开的方法和器件提供具有覆盖层以改进第一类半导体器件(例如，PFET器件)的性能，而从形成在衬底上的第二类半导体器件(例如，NFET器件)省略覆盖层的半导体器件。在这情况下，本发明相对于现有技术器件提供了多种优点。本发明实施例的优点是通过允许覆盖层向器件的沟道区域提供应力来增强PFET器件的性能。一些实施例的另一个优点是去除或省略NFET器件上的覆盖层，从而避免降低NFET器件性能。实施例包括沉积保护层或者硬掩模材料(例如，氧化物/氮化物层)、执行光刻工艺以图案化保护层以及最终去除上述层。保护层可以保护NFET的区域不形成覆盖层，和/或允许高效并有效地从衬底的NFET区域去除覆盖层。应当理解，本文公开的不同实施例提供不同的发明，并且可以进行各种改变、替换和更改而不背离本发明的精神和范围。
在本文讨论的一个实施例中，一种制造半导体器件的方法包括：在半导体衬底的第一区域中形成第一伪栅极结构，以及在半导体衬底的第二区域中形成第二伪栅极结构。在第二伪栅极结构上形成保护层(例如，氧化物和/或氮化硅硬掩模)。在形成保护层之后去除第一伪栅极结构，从而提供第一沟槽。在第一沟槽中形成覆盖层。
在另一个实施例中，在形成覆盖层之后从第二伪栅极结构去除保护层。在一个实施例中，在去除第二伪栅极结构上的保护层之前在覆盖层上形成伪层(例如，氮化硅)。
形成覆盖层可包括在第二伪栅极结构的保护层上形成覆盖层，例如，也在第一沟槽中形成覆盖层。在一个实施例中，去除保护层和第二伪栅极结构。在第一沟槽和第二沟槽(通过去除第二伪栅极结构来提供)中形成金属栅极结构。
在另一个实施例中，形成覆盖层包括形成硅层。该方法可包括外延工艺。在一个实施例中，在半导体衬底的硅锗部分上形成第一伪栅极结构。在又一个实施例中，在半导体衬底的硅部分上形成第二伪栅极结构。
在文中讨论的实施例的另一种广泛形式中，一种制造半导体器件的方法包括：在衬底的p型场效应晶体管(PFET)区域中形成第一伪栅极结构，以及在n型场效应晶体管(NFET)区域中形成第二伪栅极结构。在第二伪栅极结构上形成保护层。在形成保护层之后可去除第一伪栅极结构，从而提供第一沟槽。在第一沟槽中形成硅覆盖层。在第一沟槽中的硅覆盖层上形成金属栅极结构。
在又一个实施例中，在衬底的NFET区域和PFET区域上形成保护层，然后使用光刻工艺图案化保护层，使得从衬底的PFET区域去除保护层。保护层包括沉积氧化物层和氮化硅层中的至少一层。
在一个实施例中，通过外延工艺形成硅覆盖层。外延工艺可以在衬底的PFET区域的硅锗部分上生长硅层。硅覆盖层可向形成在PFET区域中的PFET器件的沟道区域提供应力，因此，可增强性能。
在文中讨论的方法的另一种广泛形式中，在PFET器件的沟道区域以及NFET器件的伪栅极结构上形成硅覆盖层。在硅覆盖层上形成介电材料的伪层。图案化硅覆盖层和伪层，使得硅覆盖层和伪层形成NFET器件的伪栅极结构。在图案化之后去除NFET器件的伪栅极结构，去除伪栅极结构提供沟槽。然后在硅覆盖层上形成金属栅极结构以形成PFET器件的栅极。可在沟槽中形成另外的金属栅极结构以形成NFET器件的栅极。
在一个实施例中，形成介电材料的伪层包括沉积氮化硅。在另一个实施例中，在形成硅覆盖层之前形成至少一个保护层。可在NFET器件的伪栅极结构上形成保护层。在又一个实施例中，在形成硅覆盖层之前，去除PFET器件的伪栅极结构以露出沟道区域。在去除PFET器件的伪栅极结构期间，至少一个保护层掩蔽NFET器件的伪栅极结构。在硅覆盖层上形成金属栅极结构可包括在硅覆盖层上直接形成介电层(例如，诸如界面层或高k介质的栅极介电层)。

Claims (10)

1.一种制造半导体器件的方法，包括：
在半导体衬底的第一区域中形成第一伪栅极结构；
在所述半导体衬底的第二区域中形成第二伪栅极结构；
在所述第二伪栅极结构上形成保护层；
在形成所述保护层之后去除所述第一伪栅极结构，从而提供第一沟槽；
在所述第一沟槽中形成覆盖层。
2.根据权利要求1所述的方法，进一步包括：
在形成所述覆盖层之后，去除所述第二伪栅极结构上的所述保护层。
3.根据权利要求1所述的方法，进一步包括：
在去除所述第二伪栅极结构上的所述保护层之前，在所述覆盖层上形成伪层；
在所述覆盖层上形成金属栅极结构之前去除所述伪层。
4.根据权利要求1所述的方法，其中，形成所述覆盖层包括：在所述第二伪栅极结构上的所述保护层上形成所述覆盖层。
5.根据权利要求1所述的方法，进一步包括：
去除所述保护层和所述第二伪栅极结构；以及
在所述第一沟槽中和在通过去除所述第二伪栅极结构提供的第二沟槽中形成金属栅极结构。
6.根据权利要求1所述的方法，其中，形成所述覆盖层包括形成硅层。
7.根据权利要求6所述的方法，其中，形成所述覆盖层包括外延工艺。
8.根据权利要求1所述的方法，其中，在所述半导体衬底的硅锗部分上形成所述第一伪栅极结构。
9.一种制造半导体器件的方法，包括：
在衬底的p型场效应晶体管(PFET)区域中形成第一伪栅极结构，以及在所述衬底的n型场效应晶体管(NFET)区域中形成第二伪栅极结构；
在所述第二伪栅极结构上形成保护层；
在形成所述保护层之后去除所述第一伪栅极结构，从而提供第一沟槽；
在所述第一沟槽中形成硅覆盖层；
在所述第一沟槽中的所述硅覆盖层上形成金属栅极结构；以及
在去除所述第二伪栅极结构之前从所述第二伪栅极结构去除所述保护层。
10.一种方法，包括：
在PFET器件的沟道区域以及NFET器件的伪栅极结构上形成硅覆盖层；
在所述硅覆盖层上形成介电材料的伪层；
图案化所述硅覆盖层和所述伪层，其中，所述图案化从所述NFET器件的所述伪栅极结构去除所述硅覆盖层和所述伪层；
在所述图案化之后去除所述NFET器件的伪栅极结构，其中，去除所述伪栅极结构提供沟槽；
在所述硅覆盖层上形成金属栅极结构以形成所述PFET器件的栅极；以及
在所述沟槽中形成另外的金属栅极结构以形成所述NFET器件的栅极。
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