CN103247602A - 半导体器件及其形成方法 - Google Patents

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Abstract

公开了一种半导体器件和制造半导体器件的方法。示例性半导体器件包括半导体衬底，该半导体衬底包括：设置在第一器件区中的第一器件，该第一器件包括第一栅极结构、在该第一栅极结构的侧壁上形成的第一栅极间隔件以及第一源极和漏极部件；以及设置在第二器件区中的第二器件，该第二器件包括第二栅极结构、在该第二栅极结构的侧壁上形成的第二栅极间隔件以及第二源极和漏极部件。该半导体器件还包括设置在第一和第二栅极间隔件上的接触蚀刻终止层(CESL)以及设置在第一和第二源极和漏极部件上的互连结构。该互连结构与第一和第二源极和漏极部件电接触并且与CESL相接触。本发明提供了半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造，具体而言，涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)产业经历了快速发展。在IC发展过程中，功能密度(即，每芯片面积上互连器件的数量)大幅增加了而几何尺寸(即，采用制造工艺可以做出的最小的元件(或线))降低。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。这种按比例缩小也增加了加工和制造IC的复杂度，因此，为了实现这些进步，需要在IC制造方面的同样发展。
例如，随着半导体产业在追求更高的器件密度、更卓越的性能、以及更低的成本方面已经进展到了纳米技术工艺节点，来自制造和设计两者的挑战致使开发出多层集成器件诸如场效应晶体管(FET)。FET器件可以包括具有与下面的层对准的互连件的层间介电层(ILD)。但是，随着继续按比例缩小，已证明与ILD层的互连件对准相当困难。虽然现有的FET器件和制造FET器件的方法大体上足以实现它们的预期目的，但是它们在各个方面尚不是完全令人满意的。
发明内容
一方面，本发明提供了一种半导体器件，包括：半导体衬底，包括第一器件区、第二器件区以及位于所述第一器件区和所述第二器件区之间的区域；第一器件，设置在所述第一器件区中，所述第一器件包括第一栅极结构、在所述第一栅极结构的侧壁上形成的第一栅极间隔件以及第一源极和漏极部件；第二器件，设置在所述第二器件区中，所述第二器件包括第二栅极结构、在所述第二栅极结构的侧壁上形成的第二栅极间隔件以及第二源极和漏极部件；接触蚀刻终止层(CESL)，设置在所述第一栅极间隔件和所述第二栅极间隔件上；以及互连结构，设置在所述第一源极和漏极部件以及所述第二源极和漏极部件上，所述互连结构与所述第一源极和漏极部件和所述第二源极和漏极部件电接触并且与设置在所述第一栅极间隔件和所述第二栅极间隔件上的所述CESL相接触。
所述的半导体器件还包括：隔离部件，设置在位于所述第一器件区和所述第二器件区之间的区域中；以及层间介电(ILD)层，设置在所述隔离部件上方。
所述的半导体器件还包括：硅化物层，设置在所述第一源极和漏极部件以及所述第二源极和漏极部件上，所述硅化物层介于所述第一源极和漏极部件和所述互连结构之间以及所述第二源极和漏极部件和所述互连结构之间。
所述的半导体器件还包括：金属阻挡件，设置在所述第一源极和漏极部件和所述第二源极和漏极部件上，所述金属阻挡件介于所述硅化物层和所述互连结构之间。
在所述的半导体器件中，所述互连结构跨过位于所述第一器件区和所述第二器件区之间的区域并且与所述第一源极和漏极部件和所述第二源极和漏极部件电接触。
在所述的半导体器件中，所述第一器件是N型金属氧化物半导体(NMOS)场效应晶体管(FET)器件，以及其中，所述第二器件是P型金属氧化物半导体(PMOS)FET器件
在所述的半导体器件中，所述第一器件和所述第二器件是NMOS FET器件。
在所述的半导体器件中，所述第一器件和所述第二器件是PMOS FET器件。
另一方面，本发明还提供了一种半导体器件，包括：衬底，包括N型金属氧化物半导体(NMOS)器件、P型金属氧化物半导体(PMOS)器件以及将所述NMOS器件和所述PMOS器件分开的浅沟槽隔离(STI)部件，其中，所述NMOS器件包括栅极结构和在该栅极结构的侧壁上形成的栅极间隔件，所述NMOS器件的栅极结构将n型源极和漏极部件分开，并且其中，所述PMOS器件包括栅极结构和在该栅极结构的侧壁上形成的栅极间隔件，所述PMOS器件的栅极结构将p型源极和漏极部件分开；硅化物层，设置在所述n型源极和漏极部件和所述p型源极和漏极部件上；接触蚀刻终止层(CSEL)，设置在所述NMOS器件和所述PMOS器件的栅极间隔件以及所述STI部件上；层间介电(ILD)层，设置在位于所述STI部件上方的所述CESL上；以及互连结构，设置在位于所述n型源极和漏极部件和所述p型源极和漏极部件上方的所述硅化物层上，所述互连结构形成在位于所述NMOS器件和所述PMOS器件的栅极间隔件上的所述CESL上。
所述的半导体器件还包括：另一层间介电(ILD)层，设置在位于所述NMOS器件和所述PMOS器件的栅极间隔件上的所述CESL以及位于所述STI部件上方的所述ILD层上；以及另一互连结构，设置在所述互连结构上并且介于所述另一ILD层之间。
所述的半导体器件还包括：另一NMOS器件，邻近于所述NMOS器件，其中，所述另一NMOS器件包括栅极结构和在该栅极结构的侧壁上形成的栅极间隔件，所述另一NMOS器件的栅极结构将n型源极和漏极部件分开；另一硅化物层，形成在所述另一NMOS器件的n型源极和漏极部件上；以及另一接触蚀刻终止层(CESL)，设置在所述另一NMOS器件的栅极间隔件上；其中，所述另一NMOS器件与所述NMOS器件共享所述互连结构的公共互连结构，其中，所述公共互连结构设置在所述另一NMOS器件的所述另一硅化物层以及所述NMOS器件的所述硅化物层上，其中，所述公共互连结构与设置在所述另一NMOS器件的栅极间隔件上的所述另一CESL相接触并且与设置在所述NMOS器件的栅极间隔件上的所述CESL相接触。
所述的半导体器件还包括：另一PMOS器件，邻近于所述PMOS器件，其中，所述另一PMOS器件包括栅极结构和在该栅极结构的侧壁上形成的栅极间隔件，所述另一PMOS器件的栅极结构将p型源极和漏极部件分开；另一接触蚀刻终止层(CESL)，设置在所述另一PMOS器件的栅极间隔件上；以及另一硅化物层，形成在所述另一PMOS器件的p型源极和漏极部件上；其中，所述另一PMOS器件与所述PMOS器件共享所述互连结构的公共互连结构，其中，所述公共互连结构设置在所述另一硅化物层以及所述硅化物层上，其中，所述公共互连结构与设置在所述另一PMOS器件的栅极结构的栅极间隔件上的所述另一CESL相接触并且与设置在所述PMOS器件的栅极结构的栅极间隔件上的所述CESL相接触。
在所述的半导体器件中，所述互连结构包括选自由铝(Al)、钨(W)、和铜(Cu)组成的组的材料。
一种制造半导体器件的方法包括：提供衬底，所述衬底包括第一器件、第二器件以及位于所述第一器件和所述第二器件之间的区域，所述第一器件包括第一栅极结构、第一栅极间隔件以及第一源极和漏极部件，并且所述第二器件包括第二栅极结构、第二栅极间隔件以及第二源极和漏极部件；形成设置在所述第一源极和漏极部件和所述第二源极和漏极部件上的硅化物层；在所述第一器件和所述第二器件的栅极间隔件上以及在位于所述第一器件和所述第二器件之间的区域中形成接触蚀刻终止层(CESL)；在位于所述第一器件和所述第二器件之间的区域中的所述CESL上形成层间介电(ILD)层；在位于所述第一源极和漏极部件和所述第二源极和漏极部件上方的所述硅化物层上以及在位于所述第一器件和所述第二器件的栅极间隔件上的所述CESL上形成互连结构。
在所述的方法中，通过后栅极工艺形成所述栅极结构，所述后栅极工艺包括去除伪栅极和形成金属栅极。
在所述的方法中，通过先栅极工艺形成所述栅极结构。
在所述的方法中，位于所述第一器件和所述第二器件之间的区域包括隔离部件。
在所述的方法中，所述半导体器件是互补金属氧化物半导体(CMOS)场效应晶体管(FET)器件，其中，所述第一器件是所述CMOS FET器件的N型金属氧化物半导体(NMOS)FET器件，以及其中，所述第二器件是所述CMOS FET器件的P型金属氧化物半导体(PMOS)FET器件。
在所述的方法中，所述第一器件和所述第二器件是NMOS FET器件。
在所述的方法中，所述第一器件和所述第二器件是PMOS FET器件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚论述起见，各种部件的尺寸可以被任意增大或减小。
图1是示出根据本发明各个方面的制造半导体器件的方法的流程图。
图2至图9示出了根据图1的方法在各个制造阶段的半导体器件的一个实施例的示意性横截面侧视图。
图10示出了根据图1的方法在制造阶段的半导体器件的一个实施例的示意性横截面侧视图。
具体实施方式
为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算用于限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一和第二部件之间形成额外的部件，使得第一和第二部件不直接接触的实施例。此外，本发明可能在各个实例中重复附图编号和/或字母。这种重复只是为了简明和清楚的目的且其本身并没有规定所论述的各个实施例和/或结构之间的关系。同样，在不背离本发明的范围的情况下，可以以不同于本文示出的示例性实施例的方式布置、组合、或者配置本文所公开的元件。可以理解，本领域技术人员能够设计出尽管在本文中没有明确描述但是体现了本发明原理的各种等效物。
可以从本发明的一个或多个实施例受益的器件的实例是半导体器件。这种器件例如是场效应晶体管(FET)。FET器件例如可以是包含P型金属氧化物半导体(PMOS)FET器件和N型金属氧化物半导体(NMOS)FET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续至包括FET器件实例的半导体器件来举例说明本发明的各个实施例。然而，可以理解，除非明确声明，本发明不应限于具体类型的器件。
参考图1和图2至图9，在下面共同描述方法100和半导体器件200。图1是根据本发明的各个方面用于制造集成电路器件的方法100的流程图。在本实施例中，方法100用于制造集成电路器件。方法100开始于框102，其中，提供包括第一和第二器件的衬底并且在第一和第二器件的源极和漏极(S/D)部件上方形成硅化物层。在框104中，在第一和第二器件上方形成接触蚀刻终止层(CESL)和第一层间介电层(ILD)。该方法继续至框106，其中，实施蚀刻工艺以去除第一ILD层的位于第一和第二器件的S/D部件上方的部分。蚀刻工艺可以包括多个蚀刻步骤/工艺，包括干蚀刻、湿蚀刻、或者这两者的组合。例如，可以在CESL上终止第一蚀刻工艺并且可以在位于第一和第二器件的S/D部件上方的硅化物层上终止第二蚀刻工艺。蚀刻工艺可以包括形成经图案化的硬掩模和通过经图案化的硬掩模的开口蚀刻第一ILD层。在框108中，在第一和第二器件的S/D部件上方形成第一互连结构。在框110中，实施CMP工艺以去除多余的互连材料和硬掩模，并因此平坦化第一和第二器件的顶面。在实施例中，在后栅极工艺中，实施栅极替换工艺从而用最终栅极结构替换第一和第二器件的栅极结构(例如，伪栅极结构)。在可选的实施例中，在先栅极工艺中，不实施栅极替换工艺。在框112中，在第一和第二器件上方形成第二ILD层，然后对第二ILD层实施蚀刻工艺以暴露出第一互连结构的顶面，并且在第一互连结构的暴露出的顶面上方形成第二互连结构。方法100继续至框114，其中，完成集成电路器件的制造。可以在方法100之前、期间、和之后提供其他步骤，并且对于方法的其他实施例，可以替换或者去除所描述的一些步骤。下面的论述示出可以根据图1的方法100制造的半导体器件的各个实施例。
图2至图9示出了根据图1的方法在各个制造阶段的半导体器件200的一个实施例的示意性横截面侧视图。在本实施例中，半导体器件200包括衬底210，衬底210包括可以在其中分别形成NMOS器件和PMOS器件的区域202和204。可以理解，可以通过CMOS技术工艺流程制造半导体器件200的一部分，并因此一些工艺在本文中仅作简单描述。此外，半导体器件200可以包括各种其他器件和部件，诸如其他类型的晶体管(诸如，双极结型晶体管)、电阻器、电容器、二极管、熔丝等，但是为了更好地理解本发明的发明构思而将其简化。因此，为了更好地理解本发明的发明构思，出于清楚的目的而将图2至图9简化。可以在半导体器件200中加入其他部件，并且下面描述的一些部件可以在半导体器件200的其他实施例中被替换或者去除。
参考图2，衬底210(诸如，晶圆)是体硅衬底。可选地，衬底210包括元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或者它们的组合。可选地，衬底210包括绝缘体上硅(SOI)衬底。可以采用注氧隔离(SIMOX)、晶圆接合、和/或其他合适的方法制造SOI衬底。衬底210可以包括各种掺杂区和其他合适的部件。
在本实施例中，衬底210包括用于限定和隔离衬底210的各个有源区的隔离区212。隔离区212利用诸如浅沟槽隔离(STI)或者硅的局部氧化(LOCOS)的隔离技术来限定和电隔离各个区。隔离区212包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。
NMOS器件202和PMOS器件204的每一个都包括源极/漏极(S/D)区，该S/D区包括轻掺杂S/D部件和重掺杂S/D部件。根据晶体管202、204的结构，可以通过将p型或者n型掺杂物或者杂质注入到衬底210中来形成S/D部件。可以通过包括热氧化、多晶硅沉积、光刻、离子注入、蚀刻和各种其他方法的方法在S/D区中形成S/D部件214。S/D部件214可以是通过外延工艺形成的凸起的S/D部件。
仍然参考图2，NMOS器件202和PMOS器件204每一个都可以包括栅极介电层216，该栅极介电层216包括在衬底210上方形成的界面层/高k介电层。界面层可以包括在衬底210上形成的厚度范围为约5埃至约10埃的氧化硅层(SiO2)或者氮氧化硅(SiON)。可以通过原子层沉积(ALD)或者其他合适的技术在界面层上形成高k介电层。高k介电层可以具有范围为约10埃至约40埃的厚度。高k介电层可以包含氧化铪(HfO2)。可选地，高k介电层可以任选地包括其他高k电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或者其他合适的材料。此外，高k栅极介电层可以包括多层结构，诸如HfO2/SiO2或者HfO2/SiON。
NMOS器件202和PMOS器件204每一个都还包括在栅极介电层216上方形成的栅极结构218。加工可以应用先栅极工艺或者后栅极工艺。先栅极工艺包括在栅极介电层216上方形成最终栅极结构。形成最终栅极结构可以包括形成多个层。例如，可以在最终栅极结构中沉积并且包括界面层、介电层、高k层、保护层、功函数金属和栅电极。后栅极工艺包括形成伪栅极结构，并在后续加工中实施栅极替换工艺，其包括去除伪栅极结构和形成最终栅极结构。形成最终栅极结构可以包括形成多个层。例如，可以在最终栅极结构中沉积并包括界面层、介电层、高k层、保护层、功函数金属和栅电极。如下面所描述的，后栅极工艺可以包括首先或者最后形成高k层。
在本实施例中，栅极结构218是伪结构。可以通过包括热氧化、多晶硅沉积、光刻、蚀刻和各种其他方法的方法形成栅极结构218。在栅极结构218上方形成硬掩模219。可以通过任何合适的工艺形成任何合适厚度的硬掩模219。在后栅极工艺中，可以去除并用如下论述的金属栅极结构替换NMOS器件202和PMOS器件204的栅极结构218。在栅极结构218的侧壁上以及在衬底210上形成栅极间隔件220。可以通过任何合适的工艺形成任何合适厚度的栅极间隔件220。栅极间隔件220包括介电材料，诸如氮化硅、氧化硅、氮氧化硅、其他合适的材料和/或它们的组合。
在NMOS器件202和PMOS器件204的S/D部件214上方形成硅化物层222。硅化物层222降低后续形成的接触件/互连件的接触电阻。形成硅化物层222可以包括自对准硅化物技术。作为形成完全为硅化物层222的程序的实施例，在S/D部件214上沉积金属层。在各个实施例中，用于硅化物的金属层包括钛、镍、钴、铂、钯、钨、钽或者饵。金属层接触NMOS器件202和PMOS器件204的S/D部件214内的硅。对半导体器件200实施适当温度的退火工艺从而使金属层和S/D部件214的硅发生反应形成硅化物。形成的硅化物层222可以具有任何适当的组分和相，通过包括退火温度和金属层的厚度的各种参数来确定。在一些实施例中，可以在硅化物层上方形成金属阻挡件，从而提高可靠性。因为硬掩模219覆盖在栅极结构218上面，所以形成硅化物层222不影响栅极结构218(例如，在栅极结构218上未沉积金属)。
参考图3，在NMOS器件202和PMOS器件204上方形成接触蚀刻终止层(CESL)224。CESL 224可以由氮化硅、氮氧化硅、和/或其他合适的材料形成。可以在CESL 224的上面形成第一介电层，诸如层(或者水平)间介电(ILD)层226。第一ILD层226可以包括氧化硅、氮氧化硅、低k材料或者其他合适的材料。可以通过化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、旋涂、物理汽相沉积(PVD或者溅射)或者其他合适的方法形成第一ILD层226。CVD工艺例如可以使用化学物质，包括六氯乙硅烷(HCD或者Si2Cl6)、二氯甲硅烷(DCS或者SiH2Cl2)、双(叔丁基氨基)硅烷(BTBAS或者C8H22N2Si)和乙硅烷(DS或者Si2H6)。
参考图4，在隔离区212上方形成硬掩模228并且使其图案化以限定随后将蚀刻第一ILD层226和CESL 224并且将形成互连结构的区域。经图案化的硬掩模228可以包括诸如氮化硅、氮氧化硅、碳化硅、氮碳化硅、其他合适的材料、或者它们的组合的材料。在本实施例中，硬掩模228包括氮化硅并且通过化学汽相沉积(CVD)工艺形成。在各个实例中，可以通过物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、其他合适的方法、和/或它们的组合形成氮化硅。CVD工艺例如可以使用化学物质，包括六氯乙硅烷(HCD或者Si2Cl6)、二氯甲硅烷(DCS或者SiH2Cl2)、双(叔丁基氨基)硅烷(BTBAS或者C8H22N2Si)和乙硅烷(DS或者Si2H6)。
通过任何合适的工艺(诸如光刻工艺)图案化硬掩模228。在本实施例中，通过使光刻胶层暴露于图案、实施曝光后烘焙工艺以及使光刻胶层显影来图案化硬掩模228，从而形成经图案化的硬掩模228。光刻胶层图案化可以包括光刻胶涂层、软烘焙、掩模对准、曝光图案、曝光后烘焙、使光刻胶显影和硬烘焙的工艺步骤。还可以通过其他适当的方法诸如无掩模光刻、电子束写入、离子束写入和分子印迹来实施或者替换图案化。显而易见地，因为将在S/D部件214上方去除ILD层226并且CESL 224保护栅极间隔件220，所以硬掩模228的容限(tolerance)不是关键的。换句话说，由后续蚀刻形成的开口将与下面的S/D部件214自对准。如下面所描述的，在蚀刻工艺中使用经图案化的硬掩模228来蚀刻位于NMOS器件202和PMOS器件204上方的第一ILD层226和CESL 224。
参考图5，通过蚀刻工艺去除位于NMOS器件202和PMOS器件204的S/D部件214上方的第一ILD层226和CESL 224，从而暴露出硅化物层222。蚀刻工艺采用硬掩模228以限定出待蚀刻的区域。蚀刻工艺可以是单步或者多步蚀刻工艺。例如，蚀刻工艺可以是首先蚀刻第一ILD层226并且在CESL 224上终止，其次蚀刻CESL 224，从而暴露出S/D部件214上方的硅化物层222的多步蚀刻工艺。蚀刻工艺可以包括湿蚀刻、干蚀刻、或者它们的组合。干蚀刻工艺可以是各向同性蚀刻工艺。蚀刻工艺可以使用反应离子蚀刻(RIE)和/或其他合适的工艺。在一个实例中，采用干蚀刻工艺来蚀刻第一ILD层226和CESL 224，该干蚀刻工艺包括具有含氟气体的化学物质。在进一步的实例中，干蚀刻的化学物质包括CF4、SF6、或者NF3。如所示出的，在本实施例中，蚀刻工艺是各向同性的并因此去除位于S/D部件214上方的CESL的顶部和位于栅极结构218上方的硬掩模219上方的CESL的顶部。
参考图6，形成用于连接至NMOS 202和PMOS 204器件的S/D部件214以及半导体器件200的其他器件/部件的第一互连结构230。在一些实施例中，在硅化物层222上直接形成第一互连结构230。在可选的实施例中，在硅化物层222上方形成的金属阻挡件的上方形成第一互连结构230从而使第一互连结构230与硅化物层222电接触。第一互连结构230可以包括金属，诸如铝(Al)、钨(W)和铜(Cu)。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其他合适的方法、和/或它们的组合形成第一互连结构230。如图所示，在硅化物层222上方设置第一互连结构230并且该第一互连结构230与S/D部件214电接触。第一互连结构230也与NMOS器件202和PMOS器件204的栅极结构218的栅极间隔件220上的CESL 224相接触。
参考图7，可以去除第一互连结构230、ILD层226、硬掩模219、和硬掩模228的一部分并且通过化学机械抛光(CMP)工艺平坦化半导体器件200的表面。CMP工艺可以使用硬掩模219作为信号元件，从而发出已经去除了足够的材料的信号。在本实施例中，去除硬掩模219并且暴露出NMOS器件202和PMOS器件204的栅极结构218的顶部。在可选的实施例中，保留硬掩模219的一部分并且未暴露出NMOS器件202和PMOS器件204的栅极结构218的顶部。
参考图8，在本实施例中，因为工艺是后栅极工艺，通过深蚀刻工艺或者其他合适的工艺去除位于NMOS器件202和PMOS器件204两者中的栅极结构218(其是伪栅极结构)。在后栅极工艺应用先高k工艺的实施例中，不去除先前形成的高k材料。可选地，在后栅极工艺应用后高k工艺的实施例中，去除先前形成的高k材料并且在衬底210上方形成最终高k材料。进一步地，在去除栅极结构218之后形成NMOS器件202的最终栅极结构232和PMOS 204的最终栅极结构234。形成最终栅极结构232、234可以包括形成多个层。例如，可以在最终栅极结构232、234中沉积并且包括界面层、介电层、高k层、保护层、功函数金属和栅电极。可以选择用于NMOS器件202的合适的功函数金属，并且该合适的功函数金属可以包括例如TiAl、TaN，以及可以选择用于PMOS器件204的合适的功函数金属，并且该合适的功函数金属可以包括例如TaN、WN。可选地，功函数金属可以是任何合适的金属。显而易见地，NMOS器件202和PMOS器件204的功函数金属可以是不同的或者相同的。最终栅极结构232的栅电极材料可以包括合适的材料，诸如包括Al、W或者Cu的金属或者多晶硅。显而易见地，NMOS器件202和PMOS器件204的栅电极可以是不同的或者相同的。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其他合适的方法、和/或它们的组合形成最终栅极结构232、234。可以理解，在应用先栅极工艺的可选实施例中，因为栅极结构是最终栅极结构，所以栅极替换步骤不是必须的。
参考图9，在半导体器件200的上方形成第二ILD层236。第二ILD层236可以包括氧化硅、氮氧化硅、低-k材料或者其他合适的材料。可以通过化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、旋涂、物理汽相沉积(PVD或者溅射)或者其他合适的方法形成第二ILD层236。CVD工艺例如可以使用化学物质，包括六氯乙硅烷(HCD或者Si2Cl6)、二氯甲硅烷(DCS或者SiH2Cl2)、双(叔丁基氨基)硅烷(BTBAS或者C8H22N2Si)和乙硅烷(DS或者Si2H6)。如图所示，可以在CESL 224上、在NMOS器件202的栅极结构232和PMOS器件204的栅极结构234的栅极间隔件220上、以及在STI部件212上的第一ILD层226上形成第二ILD层236。
仍然参考图9，通过第二ILD层236形成第二互连结构238。可以通过首先在位于S/D部件214的第一互连结构230上方以及位于栅极结构232上方的第二ILD层236内蚀刻出沟槽，其次在蚀刻的沟槽内沉积材料来形成第二互连结构238。蚀刻工艺可以是单步或者多步蚀刻工艺。蚀刻工艺可以包括湿蚀刻、干蚀刻或者它们的组合。蚀刻工艺可以使用反应离子蚀刻(RIE)和/或其他合适的工艺。在一个实例中，用于蚀刻第二ILD层236的干蚀刻包括具有含氟气体的化学物质。在进一步的实例中，干蚀刻的化学物质包括CF4、SF6或者NF3。可以通过第二ILD层236的蚀刻部分形成第二互连结构238，用于连接至第一互连结构230并连接至NMOS 202和PMOS 204器件的S/D部件214，以及半导体器件200的其他器件/部件。第二互连结构238可以包括金属，诸如Al、W或者Cu。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其他合适的方法、和/或其组合形成第二互连结构238。可以通过第二ILD层236的蚀刻部分形成栅极接触件240，用于连接至NMOS 202器件的栅极结构232和PMOS 204器件。栅极接触件240可以包括诸如Al、W或者Cu的金属或者多晶硅、或者其他合适的材料。
参考图10，示出了根据本发明各个方面的半导体器件400。图10的半导体器件400在某些方面与图2至图9的半导体器件200相似。因此，为了清楚和简明，图2至图9和图10中的相似部件用相同的附图标号表示。半导体器件400可以包括各种器件和部件，诸如各种类型的晶体管、电阻器、电容器、二极管、熔丝等，但是为了更好地理解本发明的发明构思而将其简化。因此，为了更好地理解本发明的发明构思，出于清楚的目的而将图10简化。可以在半导体器件400中加入其他部件，并且在半导体器件400的其他实施例中可以替换或者去除下面所述的一些部件。
仍然参考图10，半导体器件400包括衬底210。在本实施例中，在半导体器件400中限定的衬底210在组分、形成和结构方面基本上与半导体器件200的衬底210相似。在可选的实施例中，它们是不同的。半导体器件400的衬底210包括第一FET器件402和第二FET器件404。第一FET器件402和第二FET器件404是相同类型的器件。例如，第一和第二FET器件402、404都是NMOS FET器件。可选地，第一FET器件402和第二FET器件404都是PMOS FET器件。在半导体器件400中限定的第一FET器件402和第二FET器件404在组分、形成和结构方面基本上与半导体器件200的NMOS器件202或PMOS器件204相似。鉴于此，第一FET器件402和第二FET器件404包括在组分、形成和结构方面基本上与半导体器件200的NMOS器件202或PMOS器件204的部件相似的部件，诸如源极和漏极(S/D)部件214、栅极介电层216、最终栅极结构410(与半导体器件200的232或者234相似)、在S/D部件214上方形成的硅化物层222、在栅极间隔件220的侧壁上形成的接触蚀刻终止层(CESL)224、第一互连结构230、第二层间介电(ILD)层236、第二互连结构238和栅极接触件240。存在几点区别，例如可以是：半导体器件400可以不包括STI部件；第一互连结构230在第一FET器件402和第二FET器件404两者的S/D部件214之间可以是共享或者共有的；以及第一FET器件402和第二FET器件404的部件的材料在两器件中可以是公共的。半导体器件400可以与半导体器件200同时形成，并且器件200、400都可以包括在最终半导体器件中，并且可以是彼此邻近的。
当与传统制造工艺比较时，以上方法100实现了形成ILD层的互连结构的改进的对准(自对准)工艺，从而改进覆盖控制(overlay control)并降低制造成本。例如，因为仅在隔离区212上方图案化第一ILD层并且基本上去除位于S/D部件上方的第一ILD层，所以开口的尺寸不是关键的，从而实现了第一互连结构与S/D部件的正确/自对准以及最终降低制造成本的改进的覆盖控制。进一步地，方法100实现了在ILD层的栅极结构和互连结构之间具有恒定的隔离空间的器件。进一步地，可以很容易地将方法100应用到现有制造工艺和技术中，从而降低成本和最小化复杂度。不同实施例可以具有不同的优点，并且没有特定优点是任何实施例所必需的。
因此，提供了一种半导体器件。该示例性半导体器件包括半导体衬底，该半导体衬底包括第一器件区、第二器件区和位于第一和第二器件区之间的区域。半导体器件还包括设置在第一器件区中的第一器件，该第一器件包括第一栅极结构、在第一栅极结构的侧壁上形成的第一栅极间隔件、以及第一源极和漏极部件；以及设置在第二器件区中的第二器件，该第二器件包括第二栅极结构、在第二栅极结构的侧壁上形成的第二栅极间隔件、以及第二源极和漏极部件。该半导体器件还包括设置在第一和第二栅极间隔件上的接触蚀刻终止层(CESL)以及设置在第一和第二源极和漏极部件上的互连结构，该互连结构与第一和第二源极和漏极部件电接触并且与设置在第一和第二栅极间隔件上的CESL相接触。
在一些实施例中，半导体还包括设置在第一器件区和第二器件区之间的区域中的隔离部件和设置在该隔离部件上方的层间介电(ILD)层。在各个实施例中，半导体器件还包括设置在第一和第二源极和漏极部件上的硅化物层，该硅化物层介于第一和第二源极和漏极部件与互连结构之间。在又一些实施例中，半导体器件还包括设置在第一和第二源极和漏极部件上的金属阻挡件，该金属阻挡件介于硅化物层和互连结构之间。
在一些实施例中，互连结构跨过第一和第二器件区之间的区域并且与第一和第二源极和漏极区电接触。在各个实施例中，第一器件是N-型金属氧化物半导体(NMOS)场效应晶体管(FET)器件，并且第二器件是P-型金属氧化物半导体(PMOS)FET器件。在某些实施例中，第一和第二器件是NMOS FET器件。在其他实施例中，第一和第二器件是PMOS FET器件。
还提供了半导体器件的可选的实施例。该示例性半导体器件包括衬底，该衬底包括N型金属氧化物半导体(NMOS)器件、P型金属氧化物半导体(PMOS)器件、以及将NMOS和PMOS器件分开的浅沟槽隔离(STI)部件，其中该NMOS器件包括栅极结构和在该栅极结构的侧壁上形成的栅极间隔件，该NMOS器件的栅极结构将n型源极和漏极部件分开，并且其中该PMOS器件包括栅极结构和在该栅极结构的侧壁上形成的栅极间隔件，该PMOS器件的栅极结构将p型源极和漏极部件分开。半导体器件还包括设置在n型和p型源极和漏极部件上的硅化物层。半导体器件还包括设置在NMOS和PMOS器件的栅极间隔件以及STI部件上的接触蚀刻终止层(CESL)。半导体器件还包括设置在STI部件上方的CESL上的层间介电(ILD)层。半导体器件还包括设置在n型和p型源极和漏极部件上方的硅化物层上的互连结构，该互连结构形成在NMOS和PMOS器件的栅极间隔件上的CESL上。
在一些实施例中，半导体器件还包括设置在位于NMOS和PMOS器件的栅极间隔件上的CESL和位于STI部件上方的ILD层上的另一层间介电(ILD)层以及设置在互连结构上并且介于另一ILD层之间的另一互连结构。在某些实施例中，半导体器件还包括与NMOS器件邻近的另一NMOS器件，其中该另一NMOS器件包括栅极结构和在该栅极结构的侧壁上形成的栅极间隔件，该另一NMOS器件的栅极结构将n型源极和漏极部件分开；在该另一NMOS器件的n型源极和漏极部件上形成的另一硅化物层；以及设置在另一NMOS器件的栅极间隔件上的另一接触蚀刻终止层(CESL)，其中该另一NMOS器件与NMOS器件共享互连结构的公共互连结构，其中该公共互连结构设置在另一NMOS器件的另一硅化物层以及NMOS器件的硅化物层上，其中该公共互连结构与设置在另一NMOS器件的栅极间隔件上的另一CESL相接触并且与设置在NMOS器件的栅极间隔件上的CESL相接触。在各个实施例中，半导体器件还包括与PMOS器件邻近的另一PMOS器件，其中另一PMOS器件包括栅极结构和在该栅极结构的侧壁上形成的栅极间隔件，该另一PMOS器件的栅极结构将p型源极和漏极部件分开；设置在另一PMOS器件的栅极间隔件上的另一接触蚀刻终止层(CESL)；以及在另一PMOS器件的p型源极和漏极部件上形成的另一硅化物层，其中另一PMOS器件与PMOS器件共享互连结构的公共互连结构，其中该公共互连结构设置在另一硅化物层以及硅化物层上，其中该公共互连结构与设置在另一PMOS器件的栅极结构的栅极间隔件上的另一CESL相接触并且与设置在PMOS器件的栅极结构的栅极间隔件上的CESL相接触。
在一些实施例中，互连结构包括选自由铝(Al)、钨(W)和铜(Cu)组成的组的材料。
还提供了一种形成CMOS器件的方法。该示例性方法包括提供衬底，该衬底包括第一器件、第二器件、和位于第一器件和第二器件之间的区域。该第一器件包括第一栅极结构、第一栅极间隔件以及第一源极和漏极部件，并且该第二器件包括第二栅极结构、第二栅极间隔件以及第二源极和漏极部件。该方法还包括形成设置在第一和第二源极和漏极部件上的硅化物层。该方法还包括在第一和第二器件的栅极间隔件上以及在第一和第二器件之间的区域中形成接触蚀刻终止层(CESL)。该方法还包括在位于第一和第二器件之间的区域中的CESL上形成层间介电(ILD)层。该方法还包括在第一和第二源极和漏极部件上方的硅化物层上以及在位于第一和第二器件的栅极间隔件上的CESL上形成互连结构。
在一些实施例中，通过后栅极工艺形成栅极结构，该后栅极工艺包括去除伪栅极和形成金属栅极。在其他实施例中，通过先栅极工艺形成栅极结构。在各个实施例中，第一和第二器件之间的区域包括隔离部件。在某些实施例中，半导体器件是互补金属氧化物半导体(CMOS)场效应晶体管(FET)器件，第一器件是CMOS FET器件的N型金属氧化物半导体(NMOS)FET器件，并且第二器件是CMOS FET器件的P型金属氧化物半导体(PMOS)FET器件。在一些实施例中，第一和第二器件是NMOS FET器件。在各个实施例中，第一和第二器件是PMOS FET器件。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员还应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在其中可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
半导体衬底，包括第一器件区、第二器件区以及位于所述第一器件区和所述第二器件区之间的区域；
第一器件，设置在所述第一器件区中，所述第一器件包括第一栅极结构、在所述第一栅极结构的侧壁上形成的第一栅极间隔件以及第一源极和漏极部件；
第二器件，设置在所述第二器件区中，所述第二器件包括第二栅极结构、在所述第二栅极结构的侧壁上形成的第二栅极间隔件以及第二源极和漏极部件；
接触蚀刻终止层(CESL)，设置在所述第一栅极间隔件和所述第二栅极间隔件上；以及
互连结构，设置在所述第一源极和漏极部件以及所述第二源极和漏极部件上，所述互连结构与所述第一源极和漏极部件和所述第二源极和漏极部件电接触并且与设置在所述第一栅极间隔件和所述第二栅极间隔件上的所述CESL相接触。
2.根据权利要求1所述的半导体器件，还包括：
隔离部件，设置在位于所述第一器件区和所述第二器件区之间的区域中；以及
层间介电(ILD)层，设置在所述隔离部件上方。
3.根据权利要求1所述的半导体器件，还包括：
硅化物层，设置在所述第一源极和漏极部件以及所述第二源极和漏极部件上，所述硅化物层介于所述第一源极和漏极部件和所述互连结构之间以及所述第二源极和漏极部件和所述互连结构之间。
4.根据权利要求3所述的半导体器件，还包括：
金属阻挡件，设置在所述第一源极和漏极部件和所述第二源极和漏极部件上，所述金属阻挡件介于所述硅化物层和所述互连结构之间。
5.根据权利要求1所述的半导体器件，其中，所述互连结构跨过位于所述第一器件区和所述第二器件区之间的区域并且与所述第一源极和漏极部件和所述第二源极和漏极部件电接触。
6.一种半导体器件，包括：
衬底，包括N型金属氧化物半导体(NMOS)器件、P型金属氧化物半导体(PMOS)器件以及将所述NMOS器件和所述PMOS器件分开的浅沟槽隔离(STI)部件，其中，所述NMOS器件包括栅极结构和在该栅极结构的侧壁上形成的栅极间隔件，所述NMOS器件的栅极结构将n型源极和漏极部件分开，并且其中，所述PMOS器件包括栅极结构和在该栅极结构的侧壁上形成的栅极间隔件，所述PMOS器件的栅极结构将p型源极和漏极部件分开；
硅化物层，设置在所述n型源极和漏极部件和所述p型源极和漏极部件上；
接触蚀刻终止层(CSEL)，设置在所述NMOS器件和所述PMOS器件的栅极间隔件以及所述STI部件上；
层间介电(ILD)层，设置在位于所述STI部件上方的所述CESL上；以及
互连结构，设置在位于所述n型源极和漏极部件和所述p型源极和漏极部件上方的所述硅化物层上，所述互连结构形成在位于所述NMOS器件和所述PMOS器件的栅极间隔件上的所述CESL上。
7.根据权利要求6所述的半导体器件，还包括：
另一层间介电(ILD)层，设置在位于所述NMOS器件和所述PMOS器件的栅极间隔件上的所述CESL以及位于所述STI部件上方的所述ILD层上；以及
另一互连结构，设置在所述互连结构上并且介于所述另一ILD层之间。
8.根据权利要求6所述的半导体器件，还包括：
另一NMOS器件，邻近于所述NMOS器件，其中，所述另一NMOS器件包括栅极结构和在该栅极结构的侧壁上形成的栅极间隔件，所述另一NMOS器件的栅极结构将n型源极和漏极部件分开；
另一硅化物层，形成在所述另一NMOS器件的n型源极和漏极部件上；以及
另一接触蚀刻终止层(CESL)，设置在所述另一NMOS器件的栅极间隔件上；
其中，所述另一NMOS器件与所述NMOS器件共享所述互连结构的公共互连结构，其中，所述公共互连结构设置在所述另一NMOS器件的所述另一硅化物层以及所述NMOS器件的所述硅化物层上，其中，所述公共互连结构与设置在所述另一NMOS器件的栅极间隔件上的所述另一CESL相接触并且与设置在所述NMOS器件的栅极间隔件上的所述CESL相接触。
9.根据权利要求6所述的半导体器件，还包括：
另一PMOS器件，邻近于所述PMOS器件，其中，所述另一PMOS器件包括栅极结构和在该栅极结构的侧壁上形成的栅极间隔件，所述另一PMOS器件的栅极结构将p型源极和漏极部件分开；
另一接触蚀刻终止层(CESL)，设置在所述另一PMOS器件的栅极间隔件上；以及
另一硅化物层，形成在所述另一PMOS器件的p型源极和漏极部件上；
其中，所述另一PMOS器件与所述PMOS器件共享所述互连结构的公共互连结构，其中，所述公共互连结构设置在所述另一硅化物层以及所述硅化物层上，其中，所述公共互连结构与设置在所述另一PMOS器件的栅极结构的栅极间隔件上的所述另一CESL相接触并且与设置在所述PMOS器件的栅极结构的栅极间隔件上的所述CESL相接触。
10.一种制造半导体器件的方法，包括：
提供衬底，所述衬底包括第一器件、第二器件以及位于所述第一器件和所述第二器件之间的区域，所述第一器件包括第一栅极结构、第一栅极间隔件以及第一源极和漏极部件，并且所述第二器件包括第二栅极结构、第二栅极间隔件以及第二源极和漏极部件；
形成设置在所述第一源极和漏极部件和所述第二源极和漏极部件上的硅化物层；
在所述第一器件和所述第二器件的栅极间隔件上以及在位于所述第一器件和所述第二器件之间的区域中形成接触蚀刻终止层(CESL)；
在位于所述第一器件和所述第二器件之间的区域中的所述CESL上形成层间介电(ILD)层；
在位于所述第一源极和漏极部件和所述第二源极和漏极部件上方的所述硅化物层上以及在位于所述第一器件和所述第二器件的栅极间隔件上的所述CESL上形成互连结构。
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