KR20130091625A - 반도체 장치 및 반도체 장치를 형성하는 방법 - Google Patents

반도체 장치 및 반도체 장치를 형성하는 방법 Download PDF

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Abstract

반도체 장치 및 반도체 장치를 제조하는 방법이 개시된다. 예시적인 반도체 장치는 제1 장치 영역에 배치된 제1 장치 및 제2 장치 영역에 배치된 제2 장치를 포함하는 반도체 기판을 포함하고, 제1 장치는 제1 게이트 구조, 제1 게이트 구조의 측벽 상에 형성된 제1 게이트 스페이서, 및 제1 소스 및 드레인 피처를 포함하며, 제2 장치는 제2 게이트 구조, 제2 게이트 구조의 측벽 상에 형성된 제2 게이트 스페이서, 및 제2 소스 및 드레인 피처를 포함한다. 반도체 장치는 제1 게이트 스페이서 및 제2 게이트 스페이서 상에 배치된 콘택 에칭 정지층(CESL) 및 제1 소스 드레인 피처 및 제2 소스 드레인 피처 상에 배치된 상호접속 구조를 더 포함한다. 상호접속 구조는 제1 소스 드레인 피처 및 제2 소스 드레인 피처와 전기 접촉하고, CESL과 접촉한다.

Description

반도체 장치 및 반도체 장치를 형성하는 방법{A SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 장치에 관한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. 집적 회로 진화 동안에, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소한 반면, 기능 밀도(즉, 칩 영역당 상호접속된 장치의 수)는 일반적으로 증가하였다. 이러한 축소는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 또한, 이와 같은 축소는 IC 제조 및 처리의 복잡성을 증가시키고, 이러한 진보를 실현하기 위해, IC 제조에서 유사한 개발이 필요하다.
예를 들어, 반도체 산업이 높은 장치 밀도, 높은 성능, 및 비용 절감을 추구하기 위해서 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 모두로부터의 도전 과제는 전계 효과 트랜지스터(field effect transistor; FET)와 같은 다층 집적 장치의 개발을 야기시킨다. FET 장치는 밑에 있는 층에 맞춰 정렬된 상호접속을 구비한 층간 절연(interlayer dielectric; ILD) 층을 포함할 수 있다. 그러나, 계속해서 크기가 축소가 함에 따라, ILD 층의 상호접속을 정렬하는 것이 어렵다는 것이 입증되었다.
기존의 FET 장치 및 FET 장치를 제조하는 방법은 일반적으로 자신의 의도된 목적에는 적절하지만, 모든 면에서 완전히 만족스러운 것은 아니다.
반도체 장치 및 반도체 장치를 제조하는 방법이 개시된다. 예시적인 반도체 장치는 제1 장치 영역에 배치된 제1 장치 및 제2 장치 영역에 배치된 제2 장치를 포함하는 반도체 기판을 포함하고, 제1 장치는 제1 게이트 구조, 제1 게이트 구조의 측벽 상에 형성된 제1 게이트 스페이서, 및 제1 소스 및 드레인 피처를 포함하며, 제2 장치는 제2 게이트 구조, 제2 게이트 구조의 측벽 상에 형성된 제2 게이트 스페이서, 및 제2 소스 및 드레인 피처를 포함한다. 반도체 장치는 제1 게이트 스페이서 및 제2 게이트 스페이서 상에 배치된 콘택 에칭 정지층(CESL) 및 제1 소스 드레인 피처 및 제2 소스 드레인 피처 상에 배치된 상호접속 구조를 더 포함한다. 상호접속 구조는 제1 소스 드레인 피처 및 제2 소스 드레인 피처와 전기 접촉하고, CESL과 접촉한다.
본 발명에 따르면, 반도체 장치 및 반도체 장치를 형성하는 방법을 제공하는 것이 가능하다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태에 따라 반도체 장치를 제조하는 방법을 나타는 흐름도이다.
도 2 내지 도 9는 도 1의 방법에 따라, 다양한 제조 단계에서, 반도체 장치의 일 실시예의 개략적인 횡단면도를 나타낸다.
도 10은 도 1의 방법에 따라, 제조 단계에서, 반도체 장치의 일 실시예의 개략적인 횡단면도를 나타낸다.
다음의 발명개시는 본 발명의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사의의 관계를 지시하지 않는다. 또한, 본 명세서에 개시된 컴포넌트들은 본 개시의 범위를 벗어나지 않고 본 명세서에 도시된 예시적인 실시예들과는 상이한 방법으로 정렬, 조합, 또는 구성될 수 있다. 당업자는 본 명세서에는 명시적으로 기술되지 않았지만, 본 발명의 원리들을 포함하는 다양한 등가물을 고안할 수 있음을 이해한다.
본 발명의 하나 이상의 실시예들로부터 이익을 얻을 수 있는 장치의 예는, 반도체 장치이다. 이와 같은 장치는, 예를 들어, 전계 효과 트랜지스터(FET)이다. FinFET 장치는, 예를 들어, P형 금속 산화막 반도체(P-type metal-oxide-semiconductor; PMOS) FET 장치, 또는 N형 금속 산화막 반도체(NMOS) FET 장치를 포함하는 상보형 금속 산화막 반도체(CMOS) 장치일 수 있다. 다음 설명은 본 발명의 다양한 실시예들을 나타내기 위해 FET 장치 예들을 포함하는 반도체 장치를 계속 이용할 것이다. 그러나, 본 발명은 특별하게 특허청구 되는 것을 제외하고, 장치의 특정한 유형으로 제한되어서는 안된다는 것을 이해해야 한다.
도 1 및 도 2 내지 도 9를 참조하면, 방법(100) 및 반도체 장치(200)는 이하에 총괄하여 기술된다. 도 1은 본 개시의 다양한 양태에 따라 집적 회로 장치를 제조하는 방법(100)의 흐름도이다. 본 실시예에서, 방법(100)은 집적 회로 장치를 제조하는 것이다. 방법(100)은 블록(102)에서 시작하고, 여기서 제1 장치 및 제2 장치를 포함하는 기판이 제공되며, 실리사이드 층이 제1 장치 및 제2 장치의 소스 및 드레인(S/D) 피처 위에 형성된다. 블록(104)에서, 콘택 에칭 정지층(contact etch stop layer; CESL) 및 제1 층간 절연(ILD) 층이 제1 장치 및 제2 장치 위에 형성된다. 방법(100)은 블록(106)으로 계속 진행하고, 이 블록에서 에칭 공정이 수행되어 제1 장치 및 제2 장치의 S/D 피처 위의 제1 ILD 층의 일부를 제거한다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함하는 다수의 에칭 단계/공정을 포함할 수 있다. 예를 들어, 제1 에칭 공정은 CESL 상에서 정지할 수 있고, 제2 에칭 공정은 제1 장치 및 제2 장치의 S/D 피처 위의 실리사이드 층에서 정지할 수 있다. 에칭 공정은 패턴화된 하드마스크를 형성하는 것과, 패턴화된 하드마스크의 개구부를 통해 제1 ILD 층을 에칭하는 것을 포함할 수 있다. 블록(108)에서, 제1 상호접속 구조가 제1 장치 및 제2 장치의 S/D 피처 위에 형성된다. 블록(110)에서, CMP 공정이 수행되어 과도한 상호접속 물질 및 하드 마스크가 제거되며, 따라서 제1 장치 및 제2 장치의 탑 표면을 평탄화 한다. 실시예에서, 게이트 라스트 공정에서, 게이트 교체 공정이 수행되어서, 제1 장치 및 제2 장치의 게이트 구조(예컨대, 더미 게이트 구조)를 최종 게이트 구조로 교체한다. 대안적인 실시예에서, 게이트 퍼스트 공정에서, 어떠한 게이트 교체 공정도 수행되지 않는다. 블록(112)에서, 제2 ILD 층이 제1 장치 및 제2 장치 위에 형성되고, 그 후에, 에칭 공정이 제2 ILD 층에 수행되어 제1 상호접속 구조의 탑 표면을 노출하고, 제2 상호접속 구조가 제1 상호접속 구조의 노출된 탑 표면 위에 형성된다. 방법(100)은 블록(114)으로 진행하고, 이 블록에서 집적 회로 장치의 제조가 완료된다. 부가적인 단계들이 상기 방법(100) 이전에, 방법 동안에, 그리고 방법 이후에 제공될 수 있고, 기술된 방법드의 일부는 상기 방법의 다른 실시예들을 위해 교체되거나 제거될 수 있다. 이어지는 설명은 도 1의 방법(100)에 따라 제조될 수 있는 반도체 장치의 다양한 실시예들을 나타낸다.
도 2 내지 도 9는 도 1의 방법에 따라, 다양한 제조 단계에서, 반도체 장치(200)의 일 실시예의 개략적인 횡단면도를 나타낸다. 본 개시에서, 반도체 장치(200)는 NMOS 장치 및 PMOS 장치가 각각 형성될 수 있는 영역(202 및 204)을 포함하는 기판(210)을 포함한다. 반도체 장치(200)의 일부는 CMOS 기술 공정 흐름으로 제조되어서, 일부 공정들은 본 명세서에서 간략하게만 기술됨을 또한 이해한다. 더욱이, 반도체 장치(200)는, 양극성 접합 트랜지스터, 저항, 커패시터, 다이오드, 퓨즈 등과 같은 다른 유형의 트랜지스터와 같은, 다양한 다른 장치 및 피처를 포함할 수 있지만, 본 개시의 발명적 개념의 더욱 양호한 이해를 위해 간단하게 된다. 따라서, 도 2 내지 도 9는 본 개시의 발명적 개념의 더욱 양호한 이해를 위해 간략화되었다. 추가 피처들이 반도체 장치(200)에 추가될 수 있고, 이하에 기술된 피처들 중 일부는 반도체 장치(200)의 다른 실시예들에서 교체되거나 제거될 수 있다.
도 2를 참조하면, 기판(210)(예컨대, 웨이퍼)은 벌크 실리콘 기판이다. 대안적으로, 기판(210)은 결정 구조의 실리콘 또는 게르마늄과 같은 기본(elementary) 반도체; 실리콘 게르마늄, 탄화 규소, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐 및/또는 안티몬화 인듐과 같은 화합물 반도체; 또는 이들의 조합물을 포함한다. 대안적으로, 기판(210)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판이다. SOI 기판은 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩 및/또는 다른 적합한 방법을 이용하여 제조될 수 있다. 기판(210)은 다양한 도핑된 영역 및 다른 적합한 피처들을 포함할 수 있다.
본 실시예에서, 기판(210)은 기판(210)의 다양한 활성 영역을 정의하고 분리하기 위해 분리 영역(212)을 포함한다. 분리 영역(212)은 쉘로우 트렌치 분리(shallow trench isolation; STI) 또는 실리콘 국부 산화(local oxidation of silicon; LOCOS)와 같은 분리 기술을 이용하여 다양한 영역을 정의하고 전기적으로 분리한다. 분리 영역(212)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다른 적합한 물질, 또는 이들의 조합을 포함한다.
NMOS 장치(202) 및 PMOS 장치(204) 각각은 경도핑된 S/D 피처 및 중도핑된 S/D 피처를 포함하는 소스/드레인(S/D) 영역을 포함한다. S/D 피처는 트랜지스터(202, 204)의 구성에 따라, 기판(210) 내에 p형 또는 n형 도펀트 또는 불순물을 주입함으로써 형성될 수 있다. S/D 피처(214)는 열 산화, 폴리실리콘 증착, 포토리소그래피, 이온 주입, 에칭 및 다양한 다른 방법을 비롯한 방법들에 의해 S/D 영역에서 형성될 수 있다. S/D 피처(214)는 에피택시 공정에 의해 형성된 증가된 S/D 피처일 수 있다.
도 2를 계속 참조하면, NMOS 장치(202) 및 PMOS 장치(204)는 각각 기판(210) 위에 형성된 계면층/고유전율(high-k) 유전층을 포함하는 게이트 유전층(216)을 포함할 수 있다. 계면층은 기판(210) 상에 형성된 대략 5 내지 대략 10 옹트르롬의 범위에 이르는 두께를 갖는 실리콘 산화물층(SiO2) 또는 실리콘 산화질화물(SiON)을 포함할 수 있다. 고유전율 유전층은 원자 층 증착(atomic layer deposition; ALD) 또는 다른 적합한 기술에 의해 계면층 상에 형성될 수 있다. 고유전율 유전층은 대략 10 내지 대략 40 옹스트롬의 범위에 이르는 두께를 포함할 수 있다. 고유전율 유전층은 하프늄 산화물(HfO2)을 포함할 수 있다. 대안적으로, 고유전율 유전층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2와 같은 다른 고유전율 유전체, 이들의 조합, 또는 다른 적합한 물질을 선택적으로 포함할 수 있다. 더욱이, 고유전율 게이트 유전층은 HfO2/SiO2 또는 HfO2/SiON와 같은 다층 구성을 포함할 수 있다.
NMOS 장치(202) 및 PMOS 장치(204) 각각은 게이트 유전층(216) 위에 형성된 게이트 구조(218)를 더 포함한다. 처리는 게이트 퍼스트 공정 또는 게이트 라스트 공정을 이용할 수 있다. 게이트 퍼스트 공정은 게이트 유전층(216) 위에 최종 게이트 구조를 형성하는 것을 포함한다. 최종 게이트 구조를 형성하는 것은 복수의 층들을 형성하는 것을 포함할 수 있다. 예를 들어, 계면층, 유전층, 고유전율 층, 캡핑층, 일 함수 금속, 및 게이트 전극이 증착되어 최종 게이트 구조에 포함될 수 있다. 게이트 라스트 공정은 더미 게이트 구조를 형성하고, 그 후의 처리에서, 더미 게이트 구조를 제거하고 최종 게이트 구조를 형성하는 것을 포함하는 게이트 교체 공정을 수행하는 것을 포함한다. 최종 게이트 구조를 형성하는 것은 복수의 층들을 형성하는 것을 포함할 수 있다. 예를 들어, 계면층, 유전층, 고유전율 층, 캡핑층, 일 함수 금속, 및 게이트 전극이 증착되어 최종 게이트 구조에 포함될 수 있다. 이하에 기술되는 바와 같이, 게이트 라스트 공정은 고유전율 층을 처음으로 또는 마지막으로 형성하는 것을 포함할 수 있다.
본 실시예에서, 게이트 구조(218)는 더미 구조이다. 게이트 구조(218)는 열 산화, 폴리실리콘 증착, 포토리소그래피, 에칭 및 다양한 다른 방법을 비롯한 방법들에 의해 형성될 수 있다. 하드마스크(219)가 게이트 구조(218) 위에 형성된다. 하드마스크(216)는 임의의 적합한 공정에 의해 임의의 적합한 두께로 형성될 수 있다. 게이트 라스트 공정에서, NMOS 장치(202) 및 PMOS 장치(204)의 게이트 구조(218)는 이하에 기술되는 바처럼 제거되고 금속 게이트 구조로 교체될 수 있다. 게이트 스페이서(220)가 기판 상(210)에 그리고 게이트 구조(218)의 측벽 상에 형성된다. 게이트 스페이서(220)는 임의의 적합한 공정에 의해 임의의 적합한 두께로 형성될 수 있다. 게이트 스페이서(220)는 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 다른 적합한 물질, 및/또는 이들의 조합과 같은 유전체를 포함한다.
실리사이드 층(222)이 NMOS 장치(202) 및 PMOS 장치(204)의 S/D 피처(214) 위에 형성된다. 실리사이드 층(222)은 후속으로 형성되는 콘택/상호접속의 콘택 레지스턴스를 줄인다. 실리사이드 층(222)을 형성하는 것은 자기 정렬 실리사이드 기술을 포함할 수 있다. 완전 실리사이드 층(222)을 형성하기 위한 절차의 실시예로서, 금속층이 S/D 피처(214)에 증착된다. 실리사이드를 위한 금속층은 다양한 실시예에서 티타늄, 니켈, 코발트, 백금, 팔라듐 텅스텐, 탄탈륨, 또는 에르븀을 포함한다. 금속층은 NMOS 장치(202) 및 PMOS 장치(204)의 S/D 피처(214) 내의 실리콘과 접촉한다. 적절한 온도를 이용하는 어닐링 공정이 반도체 장치(200)에 적용되어 S/D 피처(214)의 실리콘 및 금속층이 실리사이드를 형성하도록 반응하게 한다. 형성된 실리사이드 층(222)은 임의의 적절한 구성 및 단계에서, 어닐링 온도 및 금속층의 두께를 포함하는 다양한 파라미터에 의해 결정된다. 일부 실시예들에서, 금속 장벽이 실리사이드 층 위에 형성되어, 신뢰성을 향상시킬 수 있다. 하드마스크(219)가 게이트 구조(218) 위에 놓여 있기 때문에, 실리사이드 층(222)을 형성하는 것은 게이트 구조(218)에 영향을 미치지 않는다(예컨대, 어떠한 금속도 게이트 구조(218)에 증착되지 않음)
도 3을 참조하면, 콘택 에칭 정지층(CESL)(224)이 NMOS 장치(202) 및 PMOS 장치(204) 위에 형성된다. CESL(224)은 실리콘 질화물, 실리콘 산화질화물, 및/또는 다른 적합한 물질로 형성될 수 있다. 층간 (또는 레벨간) 절연(ILD) 층과 같은 제1 유전층(226)이 CESL(224) 위에 형성될 수 있다. 제1 ILD 층(226)은 실리콘 산화물, 실리콘 산화질화물, 저유전율(low-k) 물질, 또는 다른 적합한 물질을 포함할 수 있다. 제1 ILD 층(226)은 화학적 기상 증착(chemical vapor deposition; CVD), 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD), 스핀온, 물리적 기상 증착(physical vapor deposition; PVD 또는 스퍼터링), 또는 다른 적합한 방법에 의해 형성될 수 있다. CVD 공정은, 예를 들어, 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), 비스(3차부틸아미노)실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함하는 화학 물질을 이용할 수 있다.
도 4를 참조하면, 제1 ILD 층(226) 및 CESL(224)이 후속적으로 에칭되고 상호접속 구조가 형성될 영역을 정의하기 위해 하드마스크(228)가 분리 영역(212) 위에 형성되고 패턴화된다. 패턴화된 하드마스크(228)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄화 질화물, 다른 적합한 물질, 또는 이들의 조합과 같은 물질을 포함할 수 있다. 본 실시예에서, 하드마스크(228)는 실리콘 질화물을 포함하고, 화학적 기상 증착(CVD) 공정에 의해 형성된다. 다양한 예에서, 실리콘 질화물은 물리적 기상 증착(PVD), 원자층 증착(atomic layer deposition; ALD), 고밀도 플라즈마 CVD(HDPCVD), 다른 적합한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다. CVD 공정은, 예를 들어, 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), 비스(3차부틸아미노)실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함하는 화학 물질을 이용할 수 있다.
하드마스크(228)는 포토리소그래피 공정과 같은 임의의 적합한 공정에 의해 패턴화될 수 있다. 본 실시예에서, 하드마스크(228)는 포토레지스트 층을 패턴에 노출하고, 포스트 노출 베이크 공정을 수행하고, 패턴화된 하드마스크(228)를 형성하기 위해 포토레지스트 층을 현상함으로써 패턴화된다. 포토레지스트 층을 패턴화하는 것은, 포토레지스트 코팅, 소프트 베이킹, 마스크 정렬, 패턴 노출, 포트스 노출 베이킹, 포토레지스트 현상, 및 하드 베이킹의 처리 단계들을 포함할 수 있다. 패턴화는 또한 마스크없는 포토리소그래피, 전자 빔 기록, 이온 빔 기록, 및 분자압인(molecular imprint)과 같은, 다른 적절한 방법에 의해 구현되거나 교체될 수 있다. 특히, 제1 ILD 층(226)이 S/D 피처(214) 위에서 제거될 것이고 CESL(220)이 게이트 스페이서(220)를 보호하기 때문에, 하드마스크(228) 허용오차는 중요하지 않다. 다시 말해서, 후속하는 에칭으로 발생할 개구부는 밑에 있는 S/D 피처(214)와 자기 정렬될 것이다. 이하에 기술되는 바처럼, 패턴화된 하드마스크(228)가 에칭 공정에 이용되어 NMOS 장치(202) 및 PMOS 장치(204) 위의 제1 ILD 층(226) 및 CESL(224)을 에칭한다.
도 5를 참조하면, NMOS 장치(202) 및 PMOS 장치(204)의 S/D 피처(214) 위의 제1 ILD 층(226) 및 CESL(224)이 에칭 공정에 의해 제거되어, 실리사이드 층(222)을 노출한다. 에칭 공정은 에칭될 영역을 정의하는데 하드마스크(228)를 이용한다. 에칭 공정은 단일 단계 에칭 공정 또는 다단계 에칭 공정일 수 있다. 예를 들어, 에칭 공정은 먼저 제1 ILD 층(226)을 에칭하고 CESL(224)에서 정지하며, CESL(224)을 두 번째로 에칭하여, S/D 피처(214) 위의 실리사이드 층(222)을 노출하는 다단계 에칭 공정일 수 있다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 등방성 에칭 공정일 수 있다. 에칭 공정은 반응성 이온 에칭(reactive ion etch; RIE) 및/또는 다른 적합한 공정을 이용할 수 있다. 일례로, 제1 ILD 층(226) 및 CESL(224)을 에칭하기 위해 이용되는 건식 에칭 공정은 플루오린 함유 기체를 포함하는 화학 물질을 포함한다. 이 예를 증진하기 위해서, 건식 에칭의 화학 물질은 CF4, SF6, 또는 NF3를 포함한다. 예시된 바와 같이, 본 실시예에서, 에칭 공정은 등방성이므로, S/D 피처(214) 위의 CESL의 탑 부분 및 게이트 구조(218) 위의 하드마스크(219) 위의 CESL의 탑 부분을 제거한다.
도 6을 참조하면, NMOS 장치(202) 및 PMOS 장치(204)의 S/D 피처(214)와 반도체 장치(200)의 다른 장치/피처를 연결하는 제1 상호접속 구조(230)가 형성된다. 일부 실시예들에서, 제1 상호접속 구조(230)는 실리사이드 층(222)에 직접 형성된다. 대안적인 실시예들에서, 제1 상호접속 구조(230)는 실리사이드 층(222) 위에 형성된 금속 장벽 위에 형성되어, 제1 상호접속 구조(230)가 실리사이드 층(222)과 전기적으로 접촉하도록 한다. 제1 상호접속 구조(230)는 알루미늄(Al), 텅스텐(W), 및 구리(Cu)와 같은 금속을 포함할 수 있다. 제1 상호접속 구조(230)는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 도금, 다른 적합한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다. 예시된 바와 같이, 제1 상호접속 구조(230)는 실리사이드 층(222) 위에 배치되고 S/D 피처(214)와 전기적으로 접촉한다. 제1 상호접속 구조(230)는 또한 NMOS 장치(202) 및 PMOS 장치(204)의 게이트 구조(218)의 게이트 스페이서(220) 상의 CESL(224)과 접속한다.
도 7을 참조하면, 제1 상호접속 구조(230)의 일부, ILD 층(226), 하드마스크(219), 및 하드마스크(228)가 제거되어 반도체 장치(200)의 표면은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정에 의해 평탄화된다. CMP 공정은 시그널링 요소로서 하드마스크(219)를 이용하여, 충분한 물질이 제거되었음을 시그널링한다. 본 실시예에서, 하드마스크(219)는 제거되고, NMOS 장치(202) 및 PMOS 장치(204)의 게이트 구조(218)의 탑 부분은 노출된다. 대안적인 실시예에서, 하드마스크(219)의 일부가 남고, NMOS 장치(202) 및 PMOS 장치(204)의 게이트 구조(218)의 탑 부분은 노출되지 않는다.
도 8을 참조하면, 본 실시예에서, 공정이 게이트 라스트 공정이기 때문에, 게이트 구조(218)(더미 게이트 구조임)는 에치 백 공정 또는 다른 적합한 공정에 의해 NMOS 장치(202) 및 PMOS 장치(204) 모두에서 제거된다. 게이트 라스드 공정이 고유전율 퍼스트 공정을 이용하는 실시예에서, 이전에 형성된 고유전율 물질은 제거되지 않는다. 대안적으로, 게이트 라스드 공정이 고유전율 라스트 공정을 이용하는 실시예에서, 이전에 형성된 고유전율 물질은 제거되고, 최종 고유전율 물질이 기판(210) 위에 형성된다. 게다가, NMOS 장치(202)의 최종 게이트 구조(232) 및 PMOS 장치(204)의 최종 게이트 구조(234)는 게이트 구조(218)의 제거 이후에 형성된다. 최종 게이트 구조(232, 234)를 형성하는 것은 복수의 층들을 형성하는 것을 포함할 수 있다. 예를 들어, 계면층, 유전층, 고유전율 층, 캡핑층, 일 함수 금속, 및 게이트 전극이 증착되어 최종 게이트 구조(232, 234)에 포함될 수 있다. 적합한 일 함수 금속이 NMOS 장치(202)를 위해 선택될 수 있고 예를 들어 TiAl, TaN을 포함할 수 있으며, 적합한 일 함수 금속이 PMOS 장치(204)를 위해 선택될 수 있고 예를 들어 TaN, WN을 포함할 수 있다. 대안적으로, 일 함수 금속은 임의의 적합한 금속일 수 있다. 특히, NMOS 장치(202) 및 PMOS 장치(204)의 일 함수 금속은 상이하거나 같을 수 있다. 최종 게이트 구조(232)의 게이트 전극의 물질은 Al, W, 또는 Cu 또는 폴리실리콘을 포함하는 금속과 같은 적합한 물질을 포함할 수 있다. 특히, NMOS 장치(202) 및 PMOS 장치(204)의 게이트 전극은 상이하거나 같을 수 있다. 최종 게이트 구조(232, 234)는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 도금, 다른 적합한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다. 게이트 퍼스트 공정을 이용하는 대안적인 실시예에서, 게이트 구조가 최종 게이트 구조이기 때문에 어떠한 게이트 교체 단계도 필요하지 않음을 이해한다.
도 9를 참조하면, 제2 ILD 층(236)이 반도체 장치(200) 위에 형성된다. 제2 ILD 층(236)은 실리콘 산화물, 실리콘 산화질화물, 저유전율 물질, 또는 다른 적합한 물질을 포함할 수 있다. 제2 ILD 층(236)은 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 스핀온, 물리적 기상 증착(PVD 또는 스퍼터링), 또는 다른 적합한 방법에 의해 형성될 수 있다. CVD 공정은, 예를 들어, 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), 비스(3차부틸아미노)실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함하는 화학 물질을 이용할 수 있다. 예시된 바와 같이, 제2 ILD 층(236)은 CESL(224) 상에, NMOS 장치(202) 및 PMOS 장치(204)의 게이트 구조(232, 234)의 게이트 스페이서(220) 상에, 및 STI 피처(212) 상의 제1 ILD 층(226) 상에 형성될 수 있다.
도 9를 계속 참조하면, 제2 상호접속 구조(238)가 제2 ILD 층(236)을 통해 형성된다. 제2 상호접속 구조(238)는 S/D 피처(214) 위의 제1 상호접속 구조(230) 위 및 게이트 구조(232)위의 제2 ILD 층(236) 내에 트렌치를 먼저 에칭하고, 다음으로 에칭된 트렌치 내에 물질을 증착함으로써 형성될 수 있다. 에칭 공정은 단일 단계 에칭 공정 또는 다단계 에칭 공정일 수 있다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 에칭 공정은 반응성 이온 에칭(RIE) 및/또는 다른 적합한 공정을 이용할 수 있다. 일례로, 제2 ILD 층(236)을 에칭하기 위해 이용되는 건식 에칭 공정은 플루오린 함유 기체를 포함하는 화학 물질을 포함한다. 이 예를 증진하기 위해서, 건식 에칭의 화학 물질은 CF4, SF6, 또는 NF3를 포함한다. 제1 상호접속 구조(230)에 그리고 NMOS 장치(202) 및 PMOS 장치(204)의 S/D 피처(214)에 반도체 장치(200)의 다른 장치/피처를 연결하는 제2 상호접속 구조(238)는 제2 ILD 층(236)의 에칭된 부분을 통해 형성될 수 있다. 제2 상호접속 구조(238)는 알루미늄(Al), 텅스텐(W), 및 구리(Cu)와 같은 금속을 포함할 수 있다. 제2 상호접속 구조(238)는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 도금, 다른 적합한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다. NMOS 장치(202) 및 PMOS 장치(204)의 게이트 구조(232)에 접속하는 게이트 콘택(240)이 제2 ILD 층(236)의 에칭된 부분을 통해 형성될 수 있다. 게이트 콘택(240)은 Al, W, 또는 Cu 또는 폴리실리콘과 같은 금속 및/또는 다른 적합한 물질을 포함할 수 있다.
도 10을 참조하면, 본 개시의 다양한 양태에 따라 반도체 장치(400)가 나타난다. 도 10의 반도체 장치(400)는 도 2 내지 도 9의 반도체 장치(200)와 특정한 면에서 유사하다. 따라서, 도 2 내지 도 9 및 도 10의 유사한 피처는 명료함과 간단함을 위해 동일한 참조 번호에 의해 식별된다. 반도체 장치(400)는, 다양한 유형의 트랜지스터, 저항, 커패시터, 다이오드, 퓨즈 등과 같은, 다양한 장치 및 피처를 포함할 수 있지만, 본 개시의 발명적 개념의 더욱 양호한 이해를 위해 간단하게 된다. 따라서, 도 10은 본 개시의 발명적 개념의 더욱 양호한 이해를 위해 간략화되었다. 추가 피처들이 반도체 장치(400)에 추가될 수 있고, 이하에 기술된 피처들 중 일부는 반도체 장치(400)의 다른 실시예들에서 교체되거나 제거될 수 있다.
도 10을 계속 참조하면, 반도체 장치(400)는 기판(210)를 포함한다. 본 실시예에서, 반도체 장치(400)에 정의된 기판(210)은 조성, 형성, 및 구성의 면에서 반도체 장치(200)의 기판(210)과 실질적으로 유사하다. 대안적인 실시예에서, 이들은 서로 상이하다. 반도체 장치(400)의 기판(210)은 제1 FET 장치(402) 및 제2 FET 장치(404)를 포함한다. 제1 FET 장치(402) 및 제2 FET 장치(404)는 동일한 유형의 장치이다. 예를 들어, 제1 FET 장치(402) 및 제2 FET 장치(404)는 모두 NMOS FET 장치이다. 대안적으로, 제1 FET 장치(402) 및 제2 FET 장치(404)는 모두 PMOS FET 장치이다. 반도체 장치(400)에 정의된 제1 FET 장치(402) 및 제2 FET 장치(404)는 조성, 형성, 및 구성의 면에서 반도체 장치(200)의 NMOS 장치(202) 또는 PMOS 장치(204) 중 어느 하나와 실질적으로 유사하다. 따라서, 제1 FET 장치(402) 및 제2 FET 장치(404)는 소스 및 드레인(S/D) 피처(214), 게이트 유전층(215), 최종 게이트 구조(410)(반도체 장치(200)의 232 또는 234와 유사함), S/D 피처(214) 위에 형성된 실리사이드 층(222), 게이트 스페이서(220)의 측벽 상에 형성된 콘택 에칭 정지층(CESL)(224), 제1 상호접속 구조(230), 제2 층간 절연(ILD) 층(236), 제2 상호접속 구조(238), 및 게이트 콘택(240)과 같은 피처를 포함하고, 이는 조성, 형성, 및 구성의 면에서 반도체 장치(200)의 NMOS 장치(202) 또는 PMOS 장치(204) 중 어느 하나의 피처와 실질적으로 유사할 수 있다. 몇몇 차이점은, 예를 들어, 반도체 장치(400)는 STI 피처를 포함하지 않을 수 있고, 제1 상호접속 구조(230)는 제1 FET 장치(402) 및 제2 FET 장치(404) 모두의 S/D 피처(214) 간에 공유되거나 공통일 수 있고, 제1 FET 장치(402) 및 제2 FET 장치(404)의 피처의 물질은 이들 장치 간에 공통일 수 있다는 것이다. 반도체 장치(400)는 반도체 장치(200)와 동시에 형성될 수 있고, 반도체 장치(200, 400) 모두는 최종 반도체 장치에 포함될 수 있으며, 서로 서로 인접할 수 있다.
상기 방법(100)은 ILD 층의 상호접속 구조를 형성하기 위해 개선된 정렬(자기 정렬)을 제공하여, 종래의 제조 공정과 비교할 때 오버레이 제어를 개선하고 제조 비용을 줄인다. 예를 들어, 제1 ILD 층만 분리 영역(212) 위에서 패턴화되고 실질적으로 S/D 피처 위에서 제거되기 때문에, 개구부 크기는 중요하지 않으며, 따라서 S/D 피처를 갖는 제1 상호접속 구조의 적절한/자기 정렬 및 결국 제조 비용을 줄이는 개선된 오버레이 제어를 허용한다. 게다가, 방법(100)은 ILD 층의 상호접속 구조와 게이트 구조 사이에 콘택 분리 공간을 구비한 장치를 제공한다. 게다가, 방법(100)은 현재 제조 공정 및 기술로 용이하게 구현될 수 있어서 비용을 낮추고 복잡성을 최소화한다. 상이한 실시예들은 상이한 이점을 가질 수 있고, 어떠한 특별한 이점도 임의의 실시예를 반드시 요구하지 않는다.
따라서, 반도체 장치가 제공된다. 예시적인 반도체 장치는 제1 장치 영역, 제2 장치 영역, 및 제1 장치 영역과 제2 장치 영역 사이의 영역을 포함하는 반도체 기판을 포함한다. 반도체 장치는 제1 장치 영역에 배치된 제1 장치 및 제2 장치 영역에 배치된 제2 장치를 더 포함하고, 제1 장치는 제1 게이트 구조, 제1 게이트 구조의 측벽 상에 형성된 제1 게이트 스페이서, 및 제1 소스 및 드레인 피처를 포함하며, 제2 장치는 제2 게이트 구조, 제2 게이트 구조의 측벽 상에 형성된 제2 게이트 스페이서, 및 제2 소스 및 드레인 피처를 포함한다. 반도체 장치는 제1 게이트 스페이서와 제2 게이트 스페이서 상에 배치된 콘택 에칭 정지층(CESL) 및 제1 소스 드레인 피처와 제2 소스 드레인 피처에 배치된 상호접속 구조를 더 포함하고, 상호접속 구조는 제1 소스 드레인 피처 및 제2 소스 드레인 피처와 전기 접촉하고, 제1 게이트 스페이서 및 제2 게이트 스페이서 상에 배치된 CESL과 접촉한다.
일부 실시예들에서, 반도체 장치는 제1 장치 영역과 제2 장치 영역 사이의 영역에 배치된 분리 피처 및 분리 피처 위에 배치된 층간 절연(ILD) 층을 더 포함한다. 다양한 실시예들에서, 반도체 장치는 제1 소스 드레인 피처 및 제2 소스 드레인 피처에 배치된 실리사이드 층을 더 포함하고, 실리사이드 층은 제1 소스 드레인 피처 및 제2 소스 드레인 피처 및 상호접속 구조 사이에 개재된다. 다른 실시예들에서, 반도체 장치는 제1 소스 드레인 피처 및 제2 소스 드레인 피처에 배치된 금속 장벽을 더 포함하고, 금속 장벽은 실리사이드 층 및 상호접속 구조 사이에 개재된다.
일부 실시예들에서, 상호접속 구조는 제1 장치 영역과 제2 장치 영역 사이의 영역을 횡단하고 제1 소스 드레인 영역 및 제2 소스 드레인 영역과 전기 접촉한다. 다양한 실시예들에서, 제1 장치는 N형 금속 산화막 반도체(NMOS) 전계 효과 트랜지스터(FET) 장치이고, 제2 장치는 P형 금속 산화막 반도체(P-type metal-oxide-semiconductor; PMOS) FET 장치이다. 특정 실시예들에서, 제1 장치 및 제2 장치는 NMOS FET 장치이다. 다른 실시예들에서, 제1 장치 및 제2 장치는 PMOS FET 장치이다.
또한, 반도체 장치의 대안적인 실시예가 제공된다. 예시적인 반도체 장치는 N형 금속 산화막 반도체(NMOS) 장치, P형 금속 산화막 반도체(P-type metal-oxide-semiconductor; PMOS) 장치, 및 NMOS 장치와 PMOS 장치를 나누는 쉘로우 트렌치 분리(STI) 피처를 포함하는 기판을 포함하고, NMOS 장치는 게이트 구조 및 게이트 구조의 측벽 상에 형성된 게이트 스페이서를 포함하며, NMOS 장치의 게이트 구조는 n형 소스 드레인 피처를 나누는 것이고, PMOS 장치는 게이트 구조 및 게이트 구조의 측벽 상에 형성된 게이트 스페이서를 포함하며, PMOS 장치의 게이트 구조는 p형 소스 드레인 피처를 나누는 것이다. 반도체 장치는 n형 소스 드레인 피처 및 p형 소스 드레인 피처 상에 배치된 실리사이드 층을 더 포함한다. 반도체 장치는 NMOS 장치 및 PMOS 장치의 게이트 스페이서 상에 그리고 STI 피처 상에 배치된 콘택 에칭 정지층(CESL)을 더 포함한다. 반도체 장치는 STI 피처 위의 CESL 상에 배치된 층간 절연(ILD) 층을 더 포함한다. 반도체 장치는 n형 소스 드레인 피처 및 p형 소스 드레인 피처 위의 실리사이드 층에 배치된 상호접속 구조를 더 포함하고, 상호접속 구조는 NMOS 장치 및 PMOS 장치의 게이트 스페이서 상의 CESL에 형성된다.
일부 실시예들에서, 반도체 장치는 NMOS 장치 및 PMOS 장치의 게이트 스페이서 상의 CESL 상에 그리고 STI 피처 위의 ILD 층 상에 배치된 다른 층간 절연(ILD) 층, 및 상호접속 구조 상에 배치되고 다른 ILD 층 사이에 개재된 다른 상호접속 구조를 더 포함한다. 특정 실시예들에서, 반도체 장치는 NMOS 장치에 인접한 다른 NMOS 장치를 더 포함하고, 다른 NMOS 장치는 게이트 구조(다른 NMOS 장치의 게이트 구조는 n형 소스 드레인 피처를 나눔) 및 게이트 구조의 측벽 상에 형성된 게이트 스페이서, 다른 NMOS 장치의 n형 소스 드레인 피처 상에 형성된 다른 실리사이드 층; 및 다른 NMOS 장치의 게이트 스페이서 상에 배치된 다른 콘택 에칭 정지층(CESL)을 포함하고, 다른 NMOS 장치는 NMOS 장치와 상호접속 구조들 중 공통 상호접속 구조를 공유하고, 공통 상호접속 구조는 다른 NMOS 장치의 다른 실리사이드 층 상에 그리고 NMOS 장치의 실리사이드 층 상에 배치되고, 공통 상호접속 구조는 다른 NMOS 장치의 게이트 스페이서 상에 배치된 다른 CESL과 접촉하며 NMOS 장치의 게이트 스페이서 상에 배치된 CESL과 접촉한다. 특정 실시예들에서, 반도체 장치는 PMOS 장치에 인접한 다른 PMOS 장치를 더 포함하고, 다른 PMOS 장치는 게이트 구조(다른 PMOS 장치의 게이트 구조는 p형 소스 드레인 피처를 나눔) 및 게이트 구조의 측벽 상에 형성된 게이트 스페이서, 다른 PMOS 장치의 게이트 스페이서 상에 배치된 다른 콘택 에칭 정지층(CESL); 및 다른 PMOS 장치의 p형 소스 드레인 피처 상에 형성된 다른 실리사이드 층을 포함하고, 다른 PMOS 장치는 PMOS 장치와 상호접속 구조들 중 공통 상호접속 구조를 공유하고, 공통 상호접속 구조는 다른 실리사이드 층 상에 그리고 실리사이드 층 상에 배치되고, 공통 상호접속 구조는 다른 PMOS 장치의 게이트 구조의 게이트 스페이서 상에 배치된 다른 CESL과 접촉하며 PMOS 장치의 게이트 구조의 게이트 스페이서 상에 배치된 CESL과 접촉한다.
일부 실시예들에서, 상호접속 구조는 알루미늄(Al), 텅스텐(W), 및 구리(Cu)로 구성된 그룹으로부터 선택된 물질을 포함한다.
또한, CMOS 장치를 형성하는 방법이 제공된다. 예시적인 방법은 제1 장치, 제2 장치, 및 제1 장치와 제2 장치 사이의 영역을 포함하는 기판을 제공하는 단계를 포함한다. 제1 장치는 제1 게이트 구조, 제1 게이트 스페이서, 및 제1 소스 드레인 피처를 포함하고, 제2 장치는 제2 게이트 구조, 제2 게이트 스페이서, 및 제2 소스 드레인 피처를 포함한다. 방법은 제1 소스 드레인 피처 및 제2 소스 드레인 피처에 배치된 실리사이드 층을 형성하는 단계를 더 포함한다. 방법은 제1 장치 및 제2 장치의 게이트 스페이서 상에 그리고 제1 장치 및 제2 장치 사이의 영역에 콘택 에칭 정지층(CESL)을 형성하는 단계를 더 포함한다. 방법은 제1 장치와 제2 장치 사이의 영역에서 CESL 상에 층간 절연(ILD) 층을 형성하는 단계를 더 포함한다. 방법은 제1 소스 드레인 피처 및 제2 소스 드레인 피처 위의 실리사이드 층에 그리고 제1 장치 및 제2 장치의 게이트 스페이서의 CESL 상에 상호접속 구조를 형성하는 단계를 더 포함한다.
일부 실시예들에서, 게이트 구조는 게이트 라스트 공정에 의해 형성되고, 게이트 라스트 공정은 더미 게이트를 제거하는 단계 및 금속 게이트를 형성하는 단계를 포함한다. 다른 실시예들에서, 게이트 구조는 게이트 퍼스트 공정에 의해 형성될 수 있다. 다양한 실시예들에서, 제1 장치와 제2 장치 사이의 영역은 분리 피처를 포함한다. 특정 실시예들에서, 반도체 장치는 상보형 금속 산화막 반도체(CMOS) 전계 효과 트랜지스터(FET) 장치이고, 제1 장치는 CMOS FET 장치의 N형 금속 산화막 반도체(NMOS) FET 장치이고, 제2 장치는 CMOS FET 장치의 P형 금속 산화막 반도체(P-type metal-oxide-semiconductor; PMOS) FET 장치이다. 일부 실시예들에서, 제1 장치 및 제2 장치는 NMOS FET 장치이다. 다양한 실시예들에서, 제1 장치 및 제2 장치는 PMOS FET 장치이다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
210: 기판 212: 분리 영역
214: S/D 피처 216: 게이트 유전층
218: 게이트 구조 219: 하드마스크
220: 게이트 스페이서 222: 실리사이드 층
224: CESL 226: 제1 ILD 층
228: 하드마스크 230: 제1 상호접속 구조
232, 234: 최종 게이트 구조 236: 제2 ILD 층
238: 제2 상호접속 구조 240: 게이트 콘택

Claims (10)

  1. 반도체 장치에 있어서,
    제1 장치 영역, 제2 장치 영역, 및 상기 제1 장치 영역과 상기 제2 장치 영역 사이의 영역을 포함하는 반도체 기판;
    상기 제1 장치 영역에 배치된 제1 장치로서, 상기 제1 장치는 제1 게이트 구조, 상기 제1 게이트 구조의 측벽 상에 형성된 제1 게이트 스페이서, 및 제1 소스 및 드레인 피처를 포함하는 것인, 제1 장치;
    상기 제2 장치 영역에 배치된 제2 장치로서, 상기 제2 장치는 제2 게이트 구조, 상기 제2 게이트 구조의 측벽 상에 형성된 제2 게이트 스페이서, 및 제2 소스 및 드레인 피처를 포함하는 것인, 제2 장치;
    상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 상에 배치된 콘택 에칭 정지층(contact etch stop layer; CESL); 및
    상기 제1 소스 드레인 피처와 상기 제2 소스 드레인 피처 상에 배치된 상호접속 구조로서, 상기 상호접속 구조는 상기 제1 소스 드레인 피처 및 상기 제2 소스 드레인 피처와 전기 접촉하고, 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서 상에 배치된 상기 CESL과 접촉하는 것인, 상호접속 구조
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 장치 영역과 상기 제2 장치 영역 사이의 영역에 배치된 분리 피처; 및
    상기 분리 피처 위에 배치된 층간 절연(ILD) 층
    을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 소스 드레인 피처 및 상기 제2 소스 드레인 피처 상에 배치된 실리사이드 층을 더 포함하고, 상기 실리사이드 층은 상기 제1 소스 드레인 피처 및 상기 제2 소스 드레인 피처 및 상기 상호접속 구조 사이에 개재(interpose)되는 것인, 반도체 장치.
  4. 제1항에 있어서, 상기 상호접속 구조는 상기 제1 장치 영역과 상기 제2 장치 영역 사이의 영역을 횡단하고 상기 제1 소스 드레인 피처 및 상기 제2 소스 드레인 피처와 전기 접촉하는 것인, 반도체 장치.
  5. 제1항에 있어서, 상기 제1 장치는 N형 금속 산화막 반도체(NMOS) 전계 효과 트랜지스터(FET) 장치 또는 P형 금속 산화막 반도체(P-type metal-oxide-semiconductor; PMOS) FET 장치이고,
    상기 제2 장치는 NMOS FET 장치 또는 PMOS FET 장치인 것인, 반도체 장치.
  6. 반도체 장치에 있어서,
    N형 금속 산화막 반도체(NMOS) 장치, P형 금속 산화막 반도체(P-type metal-oxide-semiconductor; PMOS) 장치, 및 상기 NMOS 장치와 상기 PMOS 장치를 나누는 쉘로우 트렌치 분리(STI) 피처를 포함하는 기판으로서, 상기 NMOS 장치는 게이트 구조 및 상기 게이트 구조의 측벽 상에 형성된 게이트 스페이서를 포함하며, 상기 NMOS 장치의 게이트 구조는 n형 소스 드레인 피처를 나누는 것이고, 상기 PMOS 장치는 게이트 구조 및 상기 게이트 구조의 측벽 상에 형성된 게이트 스페이서를 포함하며, 상기 PMOS 장치의 게이트 구조는 p형 소스 드레인 피처를 나누는 것인, 기판;
    상기 n형 소스 드레인 피처 및 상기 p형 소스 드레인 피처 상에 배치된 실리사이드 층;
    상기 NMOS 장치 및 상기 PMOS 장치의 게이트 스페이서 상에 그리고 상기 STI 피처 상에 배치된 콘택 에칭 정지층(CESL);
    상기 STI 피처 위의 상기 CESL 상에 배치된 층간 절연(ILD) 층; 및
    상기 n형 소스 드레인 피처 및 상기 p형 소스 드레인 피처 위의 상기 실리사이드 층에 배치된 상호접속 구조로서, 상기 상호접속 구조는 상기 NMOS 장치 및 상기 PMOS 장치의 게이트 스페이서 상의 상기 CESL에 형성되는 것인, 상호접속 구조
    를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 NMOS 장치 및 상기 PMOS 장치의 게이트 스페이서 상의 상기 CESL 상에 그리고 상기 STI 피처 위의 상기 ILD 층 상에 배치된 다른 층간 절연(ILD) 층; 및
    상기 상호접속 구조 상에 배치되고 상기 다른 ILD 층 사이에 개재된 다른 상호접속 구조
    를 더 포함하는 반도체 장치.
  8. 제6항에 있어서,
    상기 NMOS 장치에 인접한 다른 NMOS 장치로서, 상기 다른 NMOS 장치는 게이트 구조 및 상기 게이트 구조의 측벽 상에 형성된 게이트 스페이서를 포함하고, 상기 다른 NMOS 장치의 게이트 구조는 n형 소스 드레인 피처를 나누는 것인, 다른 NMOS 장치;
    상기 다른 NMOS 장치의 n형 소스 드레인 피처 상에 형성된 다른 실리사이드 층; 및
    상기 다른 NMOS 장치의 게이트 스페이서 상에 배치된 다른 콘택 에칭 정지층(CESL)
    을 더 포함하고,
    상기 다른 NMOS 장치는 상기 NMOS 장치와 상기 상호접속 구조 중 공통 상호접속 구조를 공유하고, 상기 공통 상호접속 구조는 상기 다른 NMOS 장치의 다른 실리사이드 층 상에 그리고 상기 NMOS 장치의 실리사이드 층 상에 배치되고, 상기 공통 상호접속 구조는 상기 다른 NMOS 장치의 게이트 스페이서 상에 배치된 다른 CESL과 접촉하며 상기 NMOS 장치의 게이트 스페이서 상에 배치된 CESL과 접촉하는 것인, 반도체 장치.
  9. 제6항에 있어서,
    상기 PMOS 장치에 인접한 다른 PMOS 장치로서, 상기 다른 PMOS 장치는 게이트 구조 및 상기 게이트 구조의 측벽 상에 형성된 게이트 스페이서를 포함하고, 상기 다른 PMOS 장치의 게이트 구조는 p형 소스 드레인 피처를 나누는 것인, 다른 PMOS 장치;
    상기 다른 PMOS 장치의 게이트 스페이서 상에 배치된 다른 콘택 에칭 정지층(CESL); 및
    상기 다른 PMOS 장치의 p형 소스 드레인 피처 상에 형성된 다른 실리사이드 층
    을 더 포함하고,
    상기 다른 PMOS 장치는 상기 PMOS 장치와 상기 상호접속 구조 중 공통 상호접속 구조를 공유하고, 상기 공통 상호접속 구조는 상기 다른 실리사이드 층 상에 그리고 상기 실리사이드 층 상에 배치되고, 상기 공통 상호접속 구조는 상기 다른 PMOS 장치의 게이트 구조의 게이트 스페이서 상에 배치된 다른 CESL과 접촉하며 상기 PMOS 장치의 게이트 구조의 게이트 스페이서 상에 배치된 CESL과 접촉하는 것인, 반도체 장치.
  10. 반도체 장치를 제조하는 방법에 있어서,
    제1 장치, 제2 장치, 및 상기 제1 장치와 상기 제2 장치 사이의 영역을 포함하는 기판을 제공하는 단계로서, 상기 제1 장치는 제1 게이트 구조, 제1 게이트 스페이서, 및 제1 소스 드레인 피처를 포함하고, 상기 제2 장치는 제2 게이트 구조, 제2 게이트 스페이서, 및 제2 소스 드레인 피처를 포함하는 것인, 기판 제공 단계;
    상기 제1 소스 드레인 피처 및 상기 제2 소스 드레인 피처 상에 배치된 실리사이드 층을 형성하는 단계;
    상기 제1 장치 및 상기 제2 장치의 게이트 스페이서 상에 그리고 상기 제1 장치와 상기 제2 장치 사이의 영역에 콘택 에칭 정지층(CESL)을 형성하는 단계;
    상기 제1 장치와 상기 제2 장치 사이의 영역에서 상기 CESL 상에 층간 절연(ILD) 층을 형성하는 단계; 및
    상기 제1 소스 드레인 피처 및 상기 제2 소스 드레인 피처 위의 실리사이드 층 상에 그리고 상기 제1 장치 및 상기 제2 장치의 게이트 스페이서의 상기 CESL 상에 상호접속 구조를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
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