JP5268376B2 - 不揮発性記憶装置およびその製造方法 - Google Patents

不揮発性記憶装置およびその製造方法 Download PDF

Info

Publication number
JP5268376B2
JP5268376B2 JP2008017013A JP2008017013A JP5268376B2 JP 5268376 B2 JP5268376 B2 JP 5268376B2 JP 2008017013 A JP2008017013 A JP 2008017013A JP 2008017013 A JP2008017013 A JP 2008017013A JP 5268376 B2 JP5268376 B2 JP 5268376B2
Authority
JP
Japan
Prior art keywords
layer
amorphous silicon
manufacturing
memory device
light reflecting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008017013A
Other languages
English (en)
Other versions
JP2009181971A5 (ja
JP2009181971A (ja
Inventor
勝治 木下
元康 寺尾
秀行 松岡
佳孝 笹子
嘉伸 木村
明生 島
光春 田井
則克 高浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2008017013A priority Critical patent/JP5268376B2/ja
Priority to TW098101929A priority patent/TWI400771B/zh
Priority to CN2009100028059A priority patent/CN101499437B/zh
Priority to US12/362,277 priority patent/US7838379B2/en
Priority to KR1020090006991A priority patent/KR101045747B1/ko
Publication of JP2009181971A publication Critical patent/JP2009181971A/ja
Publication of JP2009181971A5 publication Critical patent/JP2009181971A5/ja
Application granted granted Critical
Publication of JP5268376B2 publication Critical patent/JP5268376B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors

Description

本発明は、金属化合物の結晶状態と非晶質状態との間の相変化により決まる抵抗値を不揮発に記憶する、電気的に書換え可能な相変化メモリ装置の製造方法に関する。
不揮発性記憶装置には、金属化合物の結晶状態と非晶質状態を記憶情報として用いるものがある。この記憶材料としては、一般にテルル化合物が用いられる。それらの反射率の違いで情報を記憶する原理は、ＤＶＤ（ディジタル・バーサタイル・ディスク）のような光学的情報記憶媒体に広く用いられている。
近年になり、この原理を電気的情報記憶にも用いる提案がなされている。これは光学的手法と異なり、非晶質と結晶との電気抵抗の差、即ち、非晶質の高抵抗状態と結晶の低抵抗状態を、電流量あるいは電圧変化で検出する方法である。これは相変化（型）メモリと呼ばれ、例えば、公知の技術文献として特開２００３−１０００８５などがある。本発明は、この電気的情報記憶に関わるものである。
相変化メモリの基本的なメモリセルの構造は、相変化抵抗素子と選択素子とを組み合わせた構造である。相変化メモリは、相変化抵抗素子に選択素子から電流を加えることで発生するジュール熱により不揮発性記録材料層を結晶状態、若しくは非晶質状態にすることで情報を記憶、保持する。その書換えは、電気的に高抵抗の非晶質状態にする場合、大電流を印加し抵抗変化材料の温度が融点以上となるようにした後、急冷すればよく、電気的に低抵抗の結晶状態にする場合、印加する電流を制限して融点より低い結晶化温度になるようにすればよい。一般に不揮発性記録材料層の抵抗値は相変化により２桁から３桁も変化する。このため、相変化メモリは、結晶か非晶質かによって読み出し信号が大きく異なり、センス動作が容易である。
上記、相変化メモリにおいて選択素子にダイオードを用いた場合、ダイオードの電気特性は非常に重要となる。例えば、メモリセルＭＣａの読み出しを行う場合、図３９に示すように、ワード線ＷＬａに電圧Ｖｒを、ワード線ＷＬｂに電圧Ｖ０をそれぞれ印加し、ビット線ＢＬａに流れる電流をセンサアンプＳＡで検出する。このとき、ビット線ＢＬａに連なるメモリセルＭＣｂにおいてワード線ＷＬｂとビット線ＢＬａ間に電流が流れてしまわないように、選択素子ＳＥは低いオフリークを実現する必要がある。しかしながら、ポリシリコンを用いたダイオードでは膜中に結晶粒界が多数存在するため、このオフリークの特性のばらつきが大きくなってしまい、誤読み出しを防ぐことは困難である。従って、相変化メモリを歩留まりよく製造するためには、ポリシリコンの結晶粒界の制御が必要となる。従来の技術において、例えば、非特許文献１では、エキシマレーザの照射方法とポリシリコンの結晶状態の関係が詳細に検討されている。また、非特許文献２において、レーザ照射と結晶粒界の関係が示されている。しかしながら、これらの文献は横方向に電流が流れるＴＦＴの特性改善を念頭においたものであり、本発明の縦方向に電流が流れる選択素子の特性改善を示すものではない。
本発明の目的は、製造過程においてポリシリコン中の結晶粒界を排除することで、選択素子であるダイオードの電気特性ばらつきが少ない、高い歩留まりを持った相変化メモリを提供することにある。
特開２００３−１０００８５号公報 J. Appl. Phys., 80, 36, Excimer laser-induced temperature field in melting and resolidification of silicon thin films Jpn. J. Appl. Phys., 37, 1998, pp. L492-L495, A Novel Phase -Modulated Excimer-Laser Crystallization Method of Silicon Thin Films
上記目的を達成するため、本発明は、アモルファスシリコンの結晶化及び活性化を行うレーザアニールにおいて、シリコンの温度プロファイルをコントロールし、結晶粒界を制御する方法を提供する。図１（ａ）に、表面にアモルファスシリコンが形成された試料内位置（ｘ）に対するレーザ出力の強度（Ｐ）を示す。図１では、試料の水平方向の位置に対してレーザ出力の強度が一定であることを示している。図１（ｂ）に試料内位置（ｘ）に対する試料断面の温度プロファイルを示す。なお、図中の００１は試料表面に形成されたアモルファスシリコン層であり、図中の矢印はレーザ走査の進行方向を示している。図１（ａ）に示すようにレーザ出力一定で結晶化及び活性化を行った場合、図１（ｂ）に示すようにレーザ照射直後の試料の温度プロファイルは試料内位置（ｘ）に対して、一様となる。ここで、図中のｚ軸はアモルファスシリコン層００１の深さ方向を示しており、レーザ照射直後の温度の関係は、ＴＭＰ１＞ＴＭＰ２＞ＴＭＰ３＞ＴＭＰ４となる。こうしてアモルファスシリコン層００１を結晶化されて得られるポリシリコン層００２は、試料上面から見た場合、図１（ｃ）に示すように結晶粒界ＧＢが制御されず無秩序に存在することになる。ここで、ｙ軸は試料表面水平面内でｘ軸と直交する方向を示している。
本発明の第一の方法では、図２（ａ）に示すようにレーザ出力は一定だが、図２（ｂ）に示すように試料のアモルファスシリコン層００１上に光反射層ＭＡＳＫを設けることで、レーザは光反射層ＭＡＳＫに吸収または反射され、試料内位置（ｘ）で異なる温度プロファイルを持たせることができる。光反射層ＭＡＳＫの下の温度は低くなっており、ここから先に冷えるため、光反射層ＭＡＳＫの下から結晶化が起る。その結果、試料上面から見た場合、図２（ｃ）に示すように得られるポリシリコンの結晶粒界ＧＢは光反射層ＭＡＳＫの外に発生するように制御できる。後述の実施の形態で詳細に述べるが、選択素子のダイオードは光反射層ＭＡＳＫの下の部分で形成するため、ダイオードの電気特性のばらつきは少なくなり、相変化メモリの歩留まりを向上することができる。
また、本発明の第二の方法では、図３（ａ）に示すように選択素子を形成する領域ＰＴＮでレーザ出力を相対的に小さく変調することで、図３（ｂ）に示すように試料内位置（ｘ）で異なる温度プロファイルを持たせる。選択素子を形成する領域ＰＴＮの下の温度は低くなっており、ここから先に冷えるため、選択素子を形成する領域ＰＴＮの下から結晶化が起る。その結果、試料上面から見た場合、図３（ｃ）に示すように得られるポリシリコン層００２の結晶粒界ＧＢが、選択素子を形成する領域ＰＴＮの外に発生するように制御できる。図２（ａ）から（ｃ）を用いて説明した第一の方法と同様に、ダイオードの電気特性のばらつきは少なく、相変化メモリの歩留まりを向上することができる。第二の方法では、光反射層を新たに設ける必要がないため、製造工程数が増加することはない。
本発明により、ダイオード層の結晶粒界の影響を避けてメモリマトリクスを構成することができるので、不揮発性メモリを歩留まりよく製造することが可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態において、本発明の半導体装置は図５に示す半導体基板１０１上に形成する。半導体基板１０１は、不揮発性メモリのメモリマトリクスを動作させるための周辺回路部００４を含む。周辺回路は既存のＣＭＯＳ技術を用いて製造する。メモリマトリクス部００５と周辺回路部００４との半導体基板（シリコン基板）の断面における位置関係を図４〜図６に示す。本実施形態では、図４（ａ）に示すように、周辺回路部００４上にメモリマトリクス部００５を製造する場合を例にとって説明するが、メモリマトリクス部００５と周辺回路部００４との位置関係は、図４（ｂ）に示すようにメモリマトリクス部００５と周辺回路部００４が同じ層にあってもよいし、図４（ｃ）に示すようにメモリマトリクス部００５と周辺回路部００４が同じ層にあり、かつ、メモリマトリクス部の下層にも周辺回路部００４があってもよい。
図５は、半導体基板１０１（図４（ａ）の周辺回路部００４及びシリコン基板００３を含む）上に、第一金属配線層１０２と、第一アモルファスシリコン層１０３と、第二アモルファスシリコン層１０４と、光反射層１０５と、を順に堆積した構造を示す。第一金属配線層１０２はスパッタにより形成される。第一金属配線層１０２の材料はタングステンである。より好ましくは、抵抗率の低い材料の方が電圧降下は小さく、読み出し電流がとれるため、例えば、タングステンよりも抵抗率の低い材料であるアルミ、銅がよい。また、第一金属配線層１０２と半導体基板１０１の間には、接着性を向上させるため、ＴｉＮなどの金属化合物を堆積してよい。また、第一アモルファスシリコン層１０３と第一金属配線層１０２の間には、界面抵抗を下げるため、既知のシリサイド技術を用いてタングステンシリサイドやチタンシリサイドを形成してよい。同じく、第二アモルファスシリコン層１０４と光反射層１０５の間にも、界面抵抗を下げるため、既知のシリサイド技術を用いてタングステンシリサイドやチタンシリサイドを形成してよい。
第一アモルファスシリコン層１０３は、ホウ素やガリウム、インジウムの何れかを含むアモルファスシリコンであり、第二アモルファスシリコン層１０４は、真性アモルファスシリコンである。第一金属配線層１０２がタングステンである場合、第一アモルファスシリコン層１０３を形成するための材料は、ガリウムやインジウムよりもホウ素を含むアモルファスシリコンの方が、第一アモルファスシリコン層１０３と第一金属配線層１０２との界面抵抗が低減するためよい。第一アモルファスシリコン層１０３と第二アモルファスシリコン層１０４はＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：低圧化学気相蒸着法）により形成する。第一アモルファスシリコン層１０３は、１０ｎｍ以上２５０ｎｍ以下の膜厚を有し、第二アモルファスシリコン層１０４は１０ｎｍ以上２５０ｎｍ以下の膜厚を有する。次に、第二アモルファスシリコン層１０４にリンをイオン注入することによって、ｎ＋型半導体領域を形成する。なお、ここでは注入するイオンをリンとしたが、砒素でもよい。また、第二アモルファスシリコン層１０４はあらかじめリンや砒素を含むアモルファスシリコンとして形成し、プロセス工程を削減してもよい。
光反射層１０５の材料は、金属であれば、Ｗ，Ｍｏなどがよく、導電性窒化物であれば、ＴｉＮ，ＡｌＮなど、導電性酸化物であれば、ＳｎＯ，ＺｎＯなどがよい。金属の場合、光反射層の抵抗率が低く光反射層での電圧降下が小さいため相変化メモリの駆動電圧が高くならず良いが、レーザアニールの際に高温となるシリコンと反応し、ダイオード特性の信頼性が低下する問題がある。導電性窒化物や導電性酸化物の場合はその逆である。
光反射層１０５の膜厚は、反射層を透過する光と反射層内を往復し透過する光との位相が反転し、弱めあう膜厚がよい。レーザアニールに用いるレーザの波長をλ、その波長に対する反射層の屈折率をｎとすると、λ／２ｎの膜厚とするのが良い。レーザの波長と反射層の屈折率によって異なるが、２０nm以上３００nm以下の膜厚となる。より好ましくは５０nm以上２５０nm 以下である。膜厚が薄過ぎると反射防止効果が少なく、厚すぎると駆動電圧が高くなるという問題がある。
図６は、図５上に既知のリソグラフィ技術を用いてレジストをパターニングした後の構造を示す。レジスト１０６のパタンは、ワード線のパタンであり、メモリマトリクス上において隣接のパタンと平行し、周辺回路との接続部まで延在するように形成される。
図７は、図６に示すレジスト１０６をマスクに既知のドライエッチング技術を用いて、光反射層１０５をエッチングし、既知の技術を用いてレジスト１０６を除去した後の構造を示す。
図８は、第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４の結晶化及び活性化のため、図７で示した構造の表面にレーザアニールを施す工程を示す。ここで、図中の矢印はレーザ走査の進行方向を示している。図２（ａ）から（ｃ）を用いて説明したように、このアニールの際、光反射層１０７の下の第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４の温度は、レーザが光反射層１０７により吸収または反射されるため、光反射層１０７が上にない第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４の温度より低くなる。従って、光反射層１０７の下の第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４より結晶化が始まるため、粒界は光反射層１０７が上にない第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４にでき、選択素子の歩留まりを向上することが可能となる。
上記、レーザアニールにより、第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４の結晶化と不純物活性化を行うことで、第一ポリシリコン層１０８及び第二ポリシリコン層１０９を形成する。本実施の形態において、メモリセルを構成する選択素子はｐｎダイオードである。そのため、第一ポリシリコン層１０８と第二ポリシリコン層１０９との接合がｐｎ接合となる選択素子の場合で製造方法を説明したが、ｎｐ接合やｐｉｎ接合のような他の接合、若しくは第一金属配線層１０２とのショットキー接合の選択素子をメモリセルに用いてよい。
図９は、図８に示す光反射層１０７をマスクに既知のドライエッチング技術を用いて、第二ポリシリコン層１０９、第一ポリシリコン層１０８、及び第一金属配線層１０２をエッチングした後の構造を示す。第一金属配線層１１０、第一ポリシリコン層１１１、第二ポリシリコン層１１２、及び光反射層１０７からなる積層膜のパタンはレジスト１０６のパタンを反映し、縦縞状のパタンが形成される。また、第一金属配線層１０２は、不揮発性メモリの読み出し、及び書き込みが行えるよう、ワード線として半導体基板１０１と電気的に接続されているが、図示は省略した。
図１０は、図９で示した構造上にＨＤＰ−ＣＶＤ（Ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ＣＶＤ：高密度プラズマＣＶＤ）を用いて堆積した絶縁性材料を、既知の技術であるＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨法）を用いて、削り込みを行った後の構造を示す。削りこみ量は、絶縁性材料１１４と光反射層１０７との表面高さが同じとなる量が望ましい。別の方法として、ＣＭＰ工程で光反射層１０７が無くなるように光反射層１０７を削ることも可能である。この場合には、光反射層の抵抗の影響を受けなくなるため、書き込み・読み出しの際の光反射層の抵抗による電圧降下を抑制でき、低消費電力動作が可能なメモリセルを構成することができる。
図１１は、図１０上に不揮発性記録材料層１１５及び第二金属配線層１１６をスパッタにより堆積した後の構造である。不揮発性記録材料層１１５の材料はＧｅ２Ｓｂ２Ｔｅ５であり、５ｎｍ以上３００ｎｍ以下の膜厚を有するが、より好ましくは、後工程のドライエッチングや絶縁性材料の埋め込みが行いやすいように、アスペクトの低い５ｎｍ以上５０ｎｍ以下の膜厚を有する。本実施の形態において、不揮発性記録材料層１１５の材料はＧｅ２Ｓｂ２Ｔｅ５を例にとって説明したが、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）のうちの少なくとも１元素を含む材料で組成を選択することにより同程度の性能を得られる。第二金属配線層１１６の材料は、タングステンであるが、より好ましくは、抵抗率の低いアルミニウムや銅がよい。
図１２は、図１１上に既知のリソグラフィ技術を用いてレジストをパターニングした後の構造を示す。レジスト１１７のパタンは、ビット線のパタンであり、メモリマトリクス上において隣接のビット線のパタンと平行して延在するように形成される。また、レジスト１１７のパタンは第一金属配線層１１０のパタンと交差するように形成される。
図１３は、図１２に示すレジスト１１７をマスクに、既知のドライエッチング技術を用いて、第二金属配線層１１６、不揮発性記録材料層１１５、光反射層１０７、第二ポリシリコン層１１２、第一ポリシリコン層１１１、及び絶縁性材料１１４を加工し、既知の技術を用いてレジスト１１７を除去した後の構造を示す。この際、メモリセルを選択できるようにするため、メモリマトリクスのワード線にあたる第一金属配線層１１０を残して加工した。加工後の第一ポリシリコン層１１８、第二ポリシリコン層１１９、及び光反射層１２０からなる積層膜Ｕ１は柱状となる。また、不揮発性記録材料層１２１及び第二金属配線層１２２はレジスト１１７のパタンと同じ形状となる。
図１４は、図１３で示す構造上にＨＤＰ−ＣＶＤを用いて絶縁膜をパタン間に充填させた後に既知の技術であるＣＭＰを用いて、削り込みを行った後の構造を示す。削りこみ量は、絶縁性材料１２４と第二金属配線層１２２との表面高さが同じとなる量であることが望ましい。また、第二金属配線層１２２は、不揮発性メモリの読み出し、及び書き込みが行えるよう、ビット線として周辺回路と電気的に接続される。なお、図４（ａ）に示す本実施の形態の場合、ビット線と周辺回路とを接続するためのコンタクトが設けられ、このコンタクト部分でビット線と周辺回路とが接続される。
図１５は、図１４の構造上に、絶縁性材料１２５を堆積させた後の構造を示す。
以上、図５から図１５を用いて説明した製造方法で作製したメモリセルの上面図を図１６に示す。メモリセルのワード線である第一金属配線層１１０と、ビット線である第二金属配線層１２２は交差し、積層膜Ｕ１はその交点に配置される。このような構造にすることで、高集積なメモリセルマトリクスを構成することができる。
以下、本発明の不揮発性メモリのメモリセルを適用したメモリマトリクスの動作方式について図を用いて説明する。
図１７は、不揮発性メモリのメモリセルアレイの等価回路の構成図である。メモリセルＭＣｉｊ（ｉ＝１，２，３，・・・，ｍ）（ｊ＝１，２，３，・・・，ｎ）は、複数本平行に配置された第一配線（以下、ワード線）ＷＬｉ（ｉ＝１，２，３，・・・，ｍ）と、ワード線ＷＬｉと交差するように複数本並行に配置された第二配線（以下、ビット線）ＢＬｊ（ｊ＝１，２，３，・・・，ｎ）との交点に配置され、選択素子ＳＥと相変化抵抗素子ＶＲとが直列に接続された構造となっている。この図において、選択素子ＳＥの一端はワード線ＷＬｉと、相変化抵抗素子ＶＲの一端はビット線ＢＬｊと接続されているが、後述するように、ワード線ＷＬｉとビット線ＢＬｊへの電圧のかけ方でメモリセルを選択するため、選択素子ＳＥの一端がビット線ＢＬｊと、相変化抵抗素子ＶＲの一端がワード線ＷＬｉと接続されていてもよい。
不揮発性メモリの記録は次のように行う。例えば、メモリセルＭＣ１１を書き換える場合、１番目のワード線ＷＬ１に電圧Ｖｈを、他のワード線ＷＬｉに電圧Ｖｌを、１番目のビット線ＢＬ１に電圧Ｖｌを、他のビット線ＢＬｊに電圧Ｖｈを印加し、ＭＣ１１の相変化抵抗素子に電流を流して情報を記憶する。ここで、電圧Ｖｈは電圧Ｖｌよりも高い電圧である。書換えの際、非選択のメモリセルに誤書込みが行われないようにするため、作用を持つ選択素子ＳＥが必要となる。また、当然、電圧Ｖｈは選択素子ＳＥの降伏電圧以下でなければいけない。不揮発性メモリの読み出しは次のように行う。例えば、メモリセルＭＣ１１の情報を読み出す場合、１番目のワード線ＷＬ１に電圧Ｖｍを、他のワード線ＷＬｉに電圧Ｖｌを、１番目のビット線ＢＬ１に電圧Ｖｌを印加し、ＢＬ１に流れる電流の大きさから情報を読み出す。
上記にメモリマトリクスが第一層のみの単層での製造方法について述べたが、メモリマトリクスの積層はメモリセルのビット密度を高くするためより好ましい。例えば、図１８に示すようにメモリマトリクスを二層積層する場合、図１５の構造上、つまり絶縁性材料１２５上に、本実施の形態の図５から図１５と同様にして、メモリマトリクスの第二層目のワード線である第一金属配線層１２６と、第二層目の第一ポリシリコン層１２７及び第二層目の第二ポリシリコン層１２８及び第二層目の光反射層１２９からなる柱状の第二層目の積層膜Ｕ１２と、絶縁性材料１３０と、相変化材料層１３１と、メモリマトリクスの第二層目のビット線にあたる第二金属配線層１３２と、絶縁性材料１３３を形成することにより実現できる。さらにメモリマトリクスをｋ層（ｋ＝１，２，３，・・・，ｌ）積層する場合も同様の方法でメモリマトリクスを製造する。当然、メモリマトリクスを積層する場合は、不揮発性メモリの記録および読み出しの際、層を選択する必要がある。層の選択は、例えば、各層のワード線を共通とした場合、書き込む層をビット線で選択できるようにする。
光反射層の材料として、ＣｄＳに代えてＷ，またはＭｏ，またはＡｌを７０原子％以上含む金属または合金、または原子数比で下記の一般式（１）
ＡＸＢＹ （１）
（ここで、式中のＸ、Ｙは、それぞれ０．３≦Ｘ≦０．７、０．３≦Ｙ≦０．７、Aは、Ｚｎ，Ｃｄ，Ｇａ，Ｉｎ，Ｓｉ，Ｇｅ，Ｓｎ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｔｉ，Ｚｒ，Ｈｆ，なる群より選ばれた少なくとも１種類の元素，Bは、N、Oから成る群より選ばれた少なくとも１元素）
で表される材料を用いても、反射効果および、それによる結晶粒界排除効果が得られる。ただし、電気抵抗が高い膜では駆動電圧が高くなる。上記Ｘが小さ過ぎると光学定数の差が小さいために反射率が低く、大き過ぎると導電率が高すぎる。Ｙについてはこの逆である。
以上、実施の形態１について、説明した。本実施の形態では、光反射層１０５を用いることで、レーザ照射の際に、第二アモルファスシリコン層１０４及び第一アモルファスシリコン層１０３内の水平方位に一時的に温度の高い領域と相対的に温度の低い領域とが形成される。これにより、光反射層のある領域は相対的に温度が低くなり、領域の外側は相対的に温度が高くなるため、ポリシリコンの結晶粒界ＧＢが領域外に形成されるようになる。そして、後の工程で、相対的に温度が高くなった領域、つまり結晶粒界が発生する領域をパターニングで除去することで、最終的に形成されるダイオードは、粒界の少ないポリシリコン層により構成することができる。そのため、ダイオード特性のばらつきが少なくなり、相変化メモリの歩留まりを向上することができる。また、本実施の形態では、この光反射層をポリシリコン層のパターニング用マスクに用いることで、粒界が発生する領域に対して、新たに位置合わせをすることなく、自己整合的にこの領域を除去することができる。つまり、この光反射層は、粒界を制御するためのマスクとポリシリコンをパターニングするためのマスクとを兼ね備えており、それぞれの工程を独立して行うよりも、プロセス工程を削減することができる。
（実施の形態２）
本実施形態において、本発明のメモリセルは図１９に示す半導体基板１０１上に形成する。半導体基板１０１は、不揮発性メモリのメモリマトリクスを動作させるため、周辺回路を含む。周辺回路は既存のＣＭＯＳ技術を用いて製造する。周辺回路とメモリマトリクスの位置関係は実施の形態１と同様である。
図１９は、半導体基板１０１上に、第一金属配線層１０２と、第一アモルファスシリコン層１０３と、第二アモルファスシリコン層１０４と、を順に堆積した構造を示す。第一金属配線層１０２はスパッタにより形成する。第一金属配線層１０２の材料はタングステンである。より好ましくは、抵抗率の低い材料の方が電圧降下は小さく、読み出し電流がとれるため、例えば、タングステンよりも抵抗率の低い材料であるアルミ、銅がよい。また、第一金属配線層１０２と半導体基板１０１の間には、接着性を向上させるため、ＴｉＮなどの金属化合物を堆積してよい。また、第一アモルファスシリコン層１０３と第一金属配線層１０２の間には、界面抵抗を下げるため、既知のシリサイド技術を用いてタングステンシリサイドやチタンシリサイドを形成してよい。
第一アモルファスシリコン層１０３は、ホウ素やガリウム、インジウムの何れかを含むアモルファスシリコンであり、第二アモルファスシリコン層１０４は、真性アモルファスシリコンである。第一金属配線層１０２がタングステンである場合、第一アモルファスシリコン層１０３を形成するための材料は、ガリウムやインジウムよりもホウ素を含むアモルファスシリコンの方が、第一アモルファスシリコン層１０３と第一金属配線層１０２との界面抵抗が低減するためよい。第一アモルファスシリコン層１０３と第二アモルファスシリコン層１０４はＬＰ−ＣＶＤにより形成する。第一アモルファスシリコン層１０３は、１０ｎｍ以上２５０ｎｍ以下の膜厚を有し、第二アモルファスシリコン層１０４は１０ｎｍ以上２５０ｎｍ以下の膜厚を有する。次に、第二アモルファスシリコン層１０４にリンをイオン注入することによって、ｎ＋型半導体領域を形成する。なお、ここでは注入するイオンをリンとしたが、砒素でもよい。また、第二アモルファスシリコン層１０４はあらかじめリンや砒素を含むアモルファスシリコンとして形成し、プロセス工程を削減してもよい。
図２０は、第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４の結晶化及び活性化のため、図１９で示した構造の表面にレーザアニールを施す工程を示す。図３（ａ）から（ｃ）を用いて説明したように、このアニールの際、後工程で形成されるワード線のパタン上ではレーザ出力を弱めるため、パタン上の第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４の温度は、パタン外の第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４の温度より低くなる。従って、パタン外の第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４より結晶化が始まるため、粒界をパタン上から排除することができ、選択素子の歩留まりを向上することが可能となる。また、実施の形態１のように新たに工程を追加する必要がなく、高い歩留まりの相変化メモリを低コストで製造することができる。
上記、レーザアニールにより、第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４の結晶化と不純物活性化を行うことで、第一ポリシリコン層１０８及び第二ポリシリコン層１０９を形成する。本実施の形態において、メモリセルを構成する選択素子はｐｎダイオードである。そのため、第一ポリシリコン層１０８と第二ポリシリコン層１０９との接合がｐｎ接合となる選択素子の場合で製造方法を説明したが、ｎｐ接合やｐｉｎ接合のような他の接合、若しくは第一金属配線層１０２とのショットキー接合の選択素子をメモリセルに用いてよい。
図２１は、図２０で示す構造上にバッファ層１３４と、不揮発性記録材料層１１５と、第二金属配線層１１６とを順に堆積した後の構造を示す。
バッファ層１３４の材料の膜厚方向の平均組成は例えば
原子数比で下記の一般式（１）
ＡＸＢＹ （１）
（ここで、式中のＸ、Ｙは、それぞれ０．３≦Ｘ≦０．７、０．３≦Ｙ≦０．７、Aは、Ｃｕ，Ａｇ，Ｚｎ，Ｃｄ，Ａｌ，Ｇａ，Ｉｎ，Ｓｉ，Ｇｅ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ，Ｔｉ，Ｚｒ，Ｈｆ，Ｆｅ，Ｃｏ，Ｎｉ，Ｐｔ，Ｐｄ，Ｒｈ，Ｉｒ，Ｒｕ，Ｏｓ，ランタニド元素およびアクチニド元素からなる群より選ばれた少なくとも１種類の元素，Bは、N、O、および Ｓ から成る群より選ばれた少なくとも１元素）
で表される材料
でありダイオードへの不揮発性記録材料層側からの不純物の拡散を防止するために設けている。
Ｘが小さ過ぎると耐熱性が低く、大き過ぎると導電率が高すぎる。Ｙについてはこの逆である。膜厚は１ｎｍ以上５０ｎｍ以下が好ましい。薄過ぎるとバッファ効果が不足し、厚過ぎると抵抗が高く、駆動電圧が高くなる。なお、不純物の拡散を防止する必要がない場合には、必ずしもバッファ層１３４を設ける必要はない。
不揮発性記録材料層１１５の材料はＧｅ２Ｓｂ２Ｔｅ５であり、５ｎｍ以上３００ｎｍ以下の膜厚を有するが、より好ましくは、後工程のドライエッチングや絶縁性材料の埋め込みが行いやすいように、アスペクトの低い５ｎｍ以上５０ｎｍ以下の膜厚を有する。本実施の形態において、不揮発性記録材料層１１５の材料はＧｅ２Ｓｂ２Ｔｅ５を例にとって説明したが、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）のうちの少なくとも１元素を含む材料で組成を選択することにより同程度の性能を得られる。第二金属配線層１１６の材料は、タングステンであるが、より好ましくは、抵抗率の低いアルミニウムや銅がよい。
図２２は、図２１に示した構造から、既知のリソグラフィ技術、ドライエッチング技術を用いて、第二金属配線層１１６、不揮発性記録材料層１１５、バッファ層１３４、第二ポリシリコン層１０９、第一ポリシリコン層１０８、及び第一金属配線層１０２を加工した後の構造を示す。第一金属配線層１１０、第一ポリシリコン層１１１、第二ポリシリコン層１１２、バッファ層１３５、不揮発性記録材料層１３６、及び第二金属配線層１３７からなる積層膜のパタンは、ワード線のパタンであり、メモリマトリクス上において隣接のパタンと平行して延在するように形成される。また、第一金属配線層１１０は、不揮発性メモリの読み出し、及び書き込みが行えるよう、メモリマトリクスのワード線として半導体基板１０１と電気的に接続されるが、図示は省略した。
図２３は、図２２の構造上にＨＤＰ−ＣＶＤを用いて絶縁性材料をパタン間に充填させ、ＣＭＰによる平坦化を行った後、スパッタにより第三金属配線層１３８を堆積した後の構造である。
図２４は、図２３上に既知のリソグラフィ技術、ドライエッチング技術を用いて、第三金属配線層１３８及び第二金属配線層１３７及び不揮発性記録材料層１３６及びバッファ層１３５及び第二ポリシリコン層１１２及び第一ポリシリコン層１１１を加工した後の構造を示す。第一ポリシリコン層１１８、第二ポリシリコン層１１９、バッファ層１３９、不揮発性記録材料層１４０、第二金属配線層１４１からなる積層膜Ｕ２は柱状となる。第三金属配線層１４２のパタンは、ビット線のパタンであり、メモリマトリクス上において隣接のビット線のパタンと平行して延在するように形成される。第三金属配線層１４２のパタンは第一金属配線層１１０のパタンと交差する。また、第三金属配線層１４２は、不揮発性メモリの読み出し、及び書き込みが行えるよう、メモリマトリクスのビット線として半導体基板１０１と電気的に接続されるが、図示は省略した。
図２５は、図２４の構造上にＨＤＰ−ＣＶＤを用いて絶縁性材料１２４をパタン間に充填させ、ＣＭＰによる平坦化を行った後、絶縁性材料１２５を堆積した後の構造である。
以上、図１９から図２５を用いて説明した製造方法で作製したメモリセルの上面図を図２６に示す。メモリセルのワード線である第一金属配線層１１０と、ビット線である第三金属配線層１４２は交差し、積層膜Ｕ２はその交点に配置される。各層に用いた材料は実施の形態１と同様である。また、実施の形態１と同様にメモリマトリクスを複数層積層してもよい。
本実施の形態の不揮発性メモリのメモリセルを適用したメモリマトリクスの動作方式は、実施の形態１と同様である。
（実施の形態３）
本実施形態において、本発明のメモリセルは図２７に示す半導体基板１０１上に形成される。半導体基板１０１は、不揮発性メモリのメモリマトリクスを動作させるため、周辺回路を含む。周辺回路は既存のＣＭＯＳ技術を用いて製造する。周辺回路とメモリマトリクスの位置関係は実施の形態１と同様である。本実施形態１と２との大きな違いは、ダイオード層が不揮発性記録材料層上にある点である。
図２７は、半導体基板１０１上に、第一金属配線層１０２と、不揮発性記録材料層１１５と、バッファ層１３４と、第一アモルファスシリコン層１０３と、第二アモルファスシリコン層１０４と、光反射層１０７と、を順に堆積した構造を示す。第一金属配線層１０２はスパッタにより形成する。第一金属配線層１０２の材料はタングステンである。より好ましくは、抵抗率の低い材料の方が電圧降下は小さく、読み出し電流がとれるため、例えば、タングステンよりも抵抗率の低い材料であるアルミ、銅がよい。また、第一金属配線層１０２と半導体基板１０１の間には、接着性を向上させるため、ＴｉＮなどの金属化合物を堆積してよい。また、第一アモルファスシリコン層１０３とバッファ層１３４の間には、界面抵抗を下げるため、既知のシリサイド技術を用いてタングステンシリサイドやチタンシリサイドを形成してよい。
第一アモルファスシリコン層１０３は、ホウ素やガリウム、インジウムの何れかを含むアモルファスシリコンであり、第二アモルファスシリコン層１０４は、真性アモルファスシリコンである。第一アモルファスシリコン層１０３と第二アモルファスシリコン層１０４はＬＰ−ＣＶＤにより形成する。第一アモルファスシリコン層１０３は、１０ｎｍ以上２５０ｎｍ以下の膜厚を有し、第二アモルファスシリコン層１０４は１０ｎｍ以上２５０ｎｍ以下の膜厚を有する。次に、第二アモルファスシリコン層１０４にリンをイオン注入することによって、ｎ＋型半導体領域を形成する。なお、ここでは注入するイオンをリンとしたが、砒素でもよい。また、第二アモルファスシリコン層１０４はあらかじめリンや砒素を含むアモルファスシリコンとして形成し、プロセス工程を削減してもよい。
バッファ層１３４の材料は例えば
原子数比で下記の一般式（１）
ＡＸＢＹ （１）
（ここで、式中のＸ、Ｙは、それぞれ原子数比で０．２≦Ｘ≦０．７、０．３≦Ｙ≦０．８、ＡはＧｅ，Ｂは、Ｓｉ）
で表される材料
であり不揮発性記録材料層の熱による変形や蒸発を防止して不揮発性記録材料層のアニールも可能とし、不揮発性記録材料層やダイオードへの不純物の拡散を防止するために設けている。ＧｅとＳｉ以外に２０原子％以下のアルカリ金属元素、ハロゲン元素以外の他の元素を含んでも良い。膜厚方向に記録材料側でＧｅが多く、ダイオード側でシリコンが多いのが、隣接する層に拡散しても悪影響が小さいので好ましい。平均組成のＧｅが少な過ぎると、アニールに用いるレーザ光が不揮発性記録材料層に透過し過ぎ、不揮発性記録材料層が損傷するおそれがある。多過ぎると、抵抗が高い。Ｓｉの膜厚方向平均含有量についてはこの逆である。このバッファ層の使用とその組成は、本発明の反射層が存在しないメモリマトリックスにも有効である。この層の膜厚は１０ｎｍ以上５００ｎｍ以下が好ましい。厚過ぎると駆動電圧が高過ぎ、薄過ぎると保護や拡散防止効果が不足する。なお、実施の形態２のバッファ層材料を用いることもできるが、不揮発性記録材料層のアニールの保護効果の点から本実施形態におけるバッファ層の構成が望ましい。
不揮発性記録材料層１１５の材料はＧｅ２Ｓｂ２Ｔｅ５であり、５ｎｍ以上３００ｎｍ以下の膜厚を有するが、より好ましくは、後工程のドライエッチングや絶縁性材料の埋め込みが行いやすいように、アスペクトの低い５ｎｍ以上５０ｎｍ以下の膜厚を有する。本実施の形態において、不揮発性記録材料層１１５の材料はＧｅ２Ｓｂ２Ｔｅ５を例にとって説明したが、公知の相変化メモリ用材料や抵抗変化によって記憶するＲＲＡＭ用材料であるカルコゲン元素（Ｏ，Ｓ，Ｓｅ，Ｔｅ）のうちの少なくとも１元素を含む材料で組成を選択することにより同程度の性能を得られる。第二金属配線層１１６の材料は、タングステンであるが、より好ましくは、抵抗率の低いアルミニウムや銅がよい。
光反射層１０５の材料はＣｄＳであり、この層の表面で反射される光と裏面で反射される光の位相がほぼおなじになり、強めあう、すなわち表面で反射される光と膜内を往復して戻る光との光路差が波長のおよそ整数倍になる膜厚にした。レーザアニールに用いるレーザの波長をλ、その波長に対する反射層の屈折率をｎとすると、λ／２ｎの膜厚とするのが良い。レーザの波長と膜の屈折率によって異なるが、２０nm以上３００nm以下の膜厚となる。より好ましくは５０nm以上２５０nm 以下である。薄過ぎると反射防止効果が不足し、厚過ぎると駆動電圧が高くなり過ぎる。
図２８は、図２７に示す構造において、既知のドライエッチング技術を用いて、光反射層１０５をエッチングした後の構造を示す。
図２９は、第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４の結晶化及び活性化のため、図２９で示した構造の表面にレーザアニールを施す工程を示す。図２（ａ）から図２（ｃ）を用いて説明したように、このアニールの際、光反射層１０７の下の第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４の温度は、レーザが光反射層１０７により吸収または反射されるため、光反射層１０７が上にない第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４の温度より低くなる。従って、光反射層１０７の下の第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４より結晶化が始まるため、粒界は光反射層１０７が上にない第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４にでき、選択素子の歩留まりを向上することが可能となる。
上記、レーザアニールにより、第一アモルファスシリコン層１０３及び第二アモルファスシリコン層１０４の結晶化と不純物活性化を行うことで、第一ポリシリコン層１０８及び第二ポリシリコン層１０９を形成する。本実施の形態において、メモリセルを構成する選択素子はｐｎダイオードである。そのため、第一ポリシリコン層１０８と第二ポリシリコン層１０９との接合がｐｎ接合となる選択素子の場合で製造方法を説明したが、ｎｐ接合やｐｉｎ接合のような他の接合、若しくは第一金属配線層１０２とのショットキー接合の選択素子をメモリセルに用いてよい。
図３０は、図２９に示した構造から、光反射層１０７をマスクに、既知のドライエッチング技術を用いて、第二ポリシリコン層１０９、第一ポリシリコン層１０８、バッファ層１３４、不揮発性記録材料層１１５、及び第一金属配線層１０２を加工した後の構造を示す。第一金属配線層１１０、不揮発性記録材料層１３６、バッファ層１３５、第一ポリシリコン層１１１、第二ポリシリコン層１１２、及び光反射層１０７からなる積層膜のパタンは、ワード線のパタンであり、メモリマトリクス上において隣接のパタンと平行して延在するように形成される。また、第一金属配線層１１０は、不揮発性メモリの読み出し、及び書き込みが行えるよう、メモリマトリクスのワード線として半導体基板１０１と電気的に接続されるが、図示は省略した。
図３１は、図３０で示す構造上にＨＤＰ−ＣＶＤを用いて絶縁性材料をパタン間に充填させ、ＣＭＰによる平坦化を行った後、スパッタにより第二金属配線層１１６を堆積した後の構造である。
図３２は、図３１で示すの構造上に既知のリソグラフィ技術、ドライエッチング技術を用いて、第二金属配線層１１６及び光反射層１０７及び第二ポリシリコン層１１２及び第一ポリシリコン層１１１及びバッファ層１３５及び不揮発性記録材料層１３６を加工した後の構造を示す。不揮発性記録材料層１４０、バッファ層１３９、第一ポリシリコン層１１８、第二ポリシリコン層１１９、及び光反射層１２０からなる積層膜Ｕ３は柱状である。第二金属配線層１２２のパタンは、ビット線のパタンであり、メモリマトリクス上において隣接のビット線のパタンと平行して延在するように形成される。第二金属配線層１２２のパタンは第一金属配線層１１０のパタンと交差する。また、第二金属配線層１２２は、不揮発性メモリの読み出し、及び書き込みが行えるよう、メモリマトリクスのビット線として半導体基板１０１と電気的に接続されるが、図示は省略した。
図３３は、図３２の構造上にＨＤＰ−ＣＶＤを用いて絶縁性材料１２４をパタン間に充填させ、ＣＭＰによる平坦化を行った後、絶縁性材料１２５を堆積した後の構造である。
以上、図２７から図３３を用いて説明した製造方法で作製したメモリセルの上面図を図３４に示す。メモリセルのワード線である第一金属配線層１１０と、ビット線である第二金属配線層１２２は交差し、積層膜Ｕ３はその交点に配置される。各層に用いた材料は実施の形態１と同様である。また、実施の形態１と同様にメモリマトリクスを複数層積層してもよい。その場合、図３５に示すように、ワード線を共用できるように二層目を逆の積層順となるようにすると、製造コストがより低く、好ましい。
反射層の材料、及び膜厚は実施の形態１と同様である。
本実施の形態の不揮発性メモリのメモリセルを適用したメモリマトリクスの動作方式は、実施の形態１と同様である。
（実施の形態４）
実施の形態１において、ワード線パタン上に光反射層を配置し、結晶粒界を制御する製造方法について述べた。しかし、本発明の第一の方法となる図２（ａ）から（ｃ）を用いて説明したように必ずしもワード線パタンのようなストライプ状の光反射層である必要はなく、メモリセルが完成する際にダイオードが形成される領域上に光反射層を配置すればよい。
例えば、実施の形態１で説明した不揮発性メモリの選択素子としてダイオードを形成する場合、ワード線パタンとビット線パタンの交点に、ドット状に光反射層を配置してもよい。図３６は、半導体基板１０１上に、第一金属配線層１０２と、第一アモルファスシリコン層１０３と、第二アモルファスシリコン層１０４と、光反射層と、を順に堆積し、ダイオードを形成するパタンＤＰ上に光反射層が配置されるように、光反射層を加工した後の構造を示す。図３７は、ダイオードを形成するパタンＤＰと光反射層１４３との相対位置を示す図である。この構造にレーザアニールを行った場合、結晶粒界ＧＢは図３７に示すように形成される。実施の形態１において反射層の上面の面積はワード線パタンＷＬＰの上面の面積であり、本実施の形態の反射層の上面の面積よりストライプ状となっているため大きい。反射層の面積が大きい場合、すなわち、レーザアニールにより温度プロファイルをもたらすシリコン層の面積が大きい場合、結晶化の際にシリコン層内に発生するひずみが大きくなるため、ダイオードが形成される箇所に粒界ＧＢが形成される可能性があり、ダイオード特性のばらつきも大きくなる。一方、反射層の面積が小さい場合、その影響は相対的に軽減される。つまり、図３７に示すようにドット状に光反射層を配置した場合には、実施の形態１よりも相対的にダイオードが形成される箇所に粒界ＧＢが形成されず、ダイオード特性のばらつきも少なくなる。従って、反射層の面積が小さい本実施の形態は、実施の形態１よりも歩留まりよくダイオードを製造することができる。なお、レーザアニール後、光反射層は既知のエッチング技術を用いて取り除き、図２１から図２５を用いて説明した実施の形態２と同様にして、不揮発性メモリを製造する。
反射層の材料、及び膜厚は実施の形態１と同様である。
（実施の形態５）
ここでは実施の形態１〜４により形成された選択素子の垂直方向断面のポリシリコンの結晶粒界について説明を行う。従来の製造方法で形成されたメモリセルの選択素子部の断面を図３８（ａ）に、本発明の製造方法で形成されたメモリセルの選択素子部の断面を図３８（ｂ）および（ｃ）に示す。なお、図３８の２０１と２０２、２０３と２０４、２０５と２０６とでそれぞれ一組のｐｎ接合ダイオードを構成しており、ＴＥＬとＢＥＬはダイオードに電圧を印可するための電極を模式的に記載している。また、それぞれのダイオードはｐｉｎ接合であっても良いが本実施の形態では説明を省略する。また、それぞれのｐｎ接合ダイオードの膜厚は、２０ｎｍ以上５００ｎｍ以下である。
従来の製造方法では、図３８（ａ）に示すように、第一ポリシリコン層２０１及び第二ポリシリコン層２０２中の結晶粒界は下部電極ＢＥＬ、上部電極ＴＥＬに対して無秩序に配置される。
一方、本発明の製造方法では、図３８（ｂ）に示すように、反射層若しくはレーザ出力プロファイルを制御することにより、結晶粒界はＢＥＬ、ＴＥＬとを直線的に結ぶように配置される。言い換えると、ＢＥＬとＴＥＬとを結ぶ粒界は１本の線で、それぞれの線で分岐点が存在しない。この一本の線は図３８（ｃ）に示すように全く存在しないものの方が、オフリークが少なく望ましいが、１本若しくは図３８（ｂ）のように２本あっても良いし、また、それ以上あっても良い。このように、垂直方向の一断面において、全く粒界が存在しないか、あるいは、電極間を結ぶ粒界が１本の線であり分岐点が存在しない構造が本実施の形態のポリシリコンダイオード層の構造上の特徴である。なお、１つの断面において、これらが異なるメモリセルで混在していても良い。このような構造とすることで、従来の選択素子よりもオフリークの少ない良好なポリシリコンダイオードを用いた記憶装置を提供することができる。
以上、本発明の実施形態１〜５について説明したが、本発明では、それぞれの実施の形態に限定されるものではなく、その発明の技術的思想を逸脱しない限りにおいて様々な実施の形態が想定できる。例えば、実施の形態１と２とを組み合わせ光反射層を用い、かつ、レーザ出力を変調させる工程を採用することによっても、本発明と同様の効果が得られる。
試料のレーザ照射位置とレーザ強度、温度プロファイルおよび結晶状態を示す図である。 試料のレーザ照射位置とレーザ強度、温度プロファイルおよび結晶状態を示す図である。 レーザ照射位置とレーザ強度、温度プロファイルおよび結晶状態を示す図である。 シリコン基板及び周辺回路部及びメモリマトリクス部の位置関係を示す図である。 本発明の実施の形態１の半導体装置の製造工程中の鳥瞰図を示す。 図５に続く半導体装置の製造工程中における鳥瞰図である。 図６に続く半導体装置の製造工程中における鳥瞰図である。 図７に続く半導体装置の製造工程中における鳥瞰図である。 図８に続く半導体装置の製造工程中における鳥瞰図である。 図９に続く半導体装置の製造工程中における鳥瞰図である。 図１０に続く半導体装置の製造工程中における鳥瞰図である。 図１１に続く半導体装置の製造工程中における鳥瞰図である。 図１２に続く半導体装置の製造工程中における鳥瞰図である。 図１３に続く半導体装置の製造工程中における鳥瞰図である。 図１４に続く半導体装置の製造工程中における鳥瞰図である。 図１５に記載の構造に対応する上面図である。 本発明の半導体装置のメモリマトリクスの要部回路図である。 本発明の実施の形態１の半導体装置の製造工程中の鳥瞰図を示す。 本発明の実施の形態２の半導体装置の製造工程中の鳥瞰図を示す。 図１９に続く半導体装置の製造工程中における鳥瞰図である。 図２０に続く半導体装置の製造工程中における鳥瞰図である。 図２１に続く半導体装置の製造工程中における鳥瞰図である。 図２２に続く半導体装置の製造工程中における鳥瞰図である。 図２３に続く半導体装置の製造工程中における鳥瞰図である。 図２４に続く半導体装置の製造工程中における鳥瞰図である。 図２５に記載の構造に対応する上面図である。 本発明の実施の形態３の半導体装置の製造工程中の鳥瞰図を示す。 図２７に続く半導体装置の製造工程中における鳥瞰図である。 図２８に続く半導体装置の製造工程中における鳥瞰図である。 図２９に続く半導体装置の製造工程中における鳥瞰図である。 図３０に続く半導体装置の製造工程中における鳥瞰図である。 図３１に続く半導体装置の製造工程中における鳥瞰図である。 図３２に続く半導体装置の製造工程中における鳥瞰図である。 図３３に記載の構造に対応する上面図である。 本発明の実施の形態３の半導体装置の製造工程中の鳥瞰図を示す。 本発明の実施の形態４の半導体装置の製造工程中の鳥瞰図を示す。 図３６に記載の構造に対応する上面図である。 本発明の実施の形態５の本発明の半導体装置のメモリマトリクスの要部回路図である。 半導体装置のメモリマトリクスの要部回路図である。
符号の説明
００１…アモルファスシリコン層
００２…ポリシリコン層
００４…周辺回路部
１０１…半導体基板
１０２…第一金属配線層
１０３…第一アモルファスシリコン層
１０４…第二アモルファスシリコン層
１０５…光反射層
１０６…レジスト
１０７…光反射層
１０８…第一ポリシリコン層
１０９…第二ポリシリコン層
１１０…第一金属配線層
１１１…第一ポリシリコン層
１１２…第二ポリシリコン層
１１４…絶縁性材料
１１５…不揮発性記録材料層
１１６…第二金属配線層
１１７…レジスト
１１８…第一ポリシリコン層
１１９…第二ポリシリコン層
１２０…光反射層
１２１…不揮発性記録材料層
１２２…第二金属配線層
１２４…絶縁性材料
１２５…絶縁性材料
１２６…第二層目の第一金属配線層
１２７…第二層目の第一ポリシリコン層
１２８…第二層目の第二ポリシリコン層
１２９…第二層目の光反射層
１３０…第二層目の絶縁性材料
１３１…第二層目の不揮発性記録材料層
１３２…第二層目の第二金属配線層
１３３…第二層目の絶縁性材料
１３４…バッファ層
１３５…バッファ層
１３６…不揮発性記録材料層
１３７…第二金属配線層
１３８…第三金属配線層
１３９…バッファ層
１４０…不揮発性記録材料層
１４１…第二金属配線層
１４２…第三金属配線層
１４３…光反射層
２０１…第一ポリシリコン層
２０２…第二ポリシリコン層
２０３…第一ポリシリコン層
２０４…第二ポリシリコン層
２０５…第一ポリシリコン層
２０６…第二ポリシリコン層
ＳＥ…選択素子
ＶＲ…相変化抵抗素子
ＷＬａ…選択ワード線
ＷＬｂ…非選択ワード線
ＷＬ１…１番目のワード線
ＷＬ２…２番目のワード線
ＷＬｉ…ｉ番目のワード線
ＷＬｍ…ｍ番目のワード線
ＷＬＰ…ワード線パタン
ＢＬａ…ビット線
ＢＬｂ…ビット線
ＢＬ１…１番目のビット線
ＢＬ２…２番目のビット線
ＢＬｊ…ｊ番目のビット線
ＢＬｎ…ｎ番目のビット線
ＢＬＰ…ビット線パタン
ＳＡ…センスアンプ
ＭＣａ…メモリセル
ＭＣｂ…メモリセル
ＭＣ１１…１番目のワード線と１番目のビット線の交点にあるメモリセル
ＭＣｉ１…ｉ番目のワード線と１番目のビット線の交点にあるメモリセル
ＭＣｍ１…ｍ番目のワード線と１番目のビット線の交点にあるメモリセル
ＭＣ１ｊ…１番目のワード線とｊ番目のビット線の交点にあるメモリセル
ＭＣｉｊ…ｉ番目のワード線とｊ番目のビット線の交点にあるメモリセル
ＭＣｍｊ…ｍ番目のワード線とｊ番目のビット線の交点にあるメモリセル
ＭＣ１ｎ…１番目のワード線とｎ番目のビット線の交点にあるメモリセル
ＭＣｉｎ…ｉ番目のワード線とｎ番目のビット線の交点にあるメモリセル
ＭＣｍｎ…ｍ番目のワード線とｎ番目のビット線の交点にあるメモリセル
Ｌａｓｅｒ…レーザ
Ｕ１…積層膜
Ｕ１２…第二層目の積層膜
Ｕ２…積層膜
Ｕ３…積層膜
ＧＢ…結晶粒界
ＭＡＳＫ…光反射層
ＰＴＮ…選択素子を形成する領域
ＤＰ…ダイオードを形成するパタン
ＴＥＬ…上部電極
ＢＥＬ…下部電極。

Claims (12)

  1. 記憶材料層とダイオードとの組み合わせによりメモリ素子が構成され、前記記憶材料層の抵抗値の変化により情報を記憶するメモリ素子を含む不揮発性記憶装置の製造方法において、
    基板上に下部電極を形成する工程と、
    前記下部電極の上方に第１のアモルファルシリコン層を形成する工程と、
    前記第１のアモルファスシリコン層上に第２のアモルファスシリコン層を形成する工程と、
    前記第２のアモルファスシリコン層上に光反射層を形成する工程と、
    前記光反射層をパターニングする工程と、
    少なくとも前記第２のアモルファスシリコン層を、ポリシリコン層にするために、前記第２のアモルファルシリコン層の表面およびパターニングされた前記光反射層にレーザ照射する工程と、
    前記第２のポリシリコン層をパターンニングする工程とを有し、
    前記レーザ照射の工程では、前記第２のアモルファスシリコン層内の水平方向に一時的に温度が高い第１の領域と相対的に温度の低い第２の領域とが形成されるようにレーザ照射され、
    前記パターンニングの工程では、前記第１の領域の前記第２のポリシリコン層を除去する工程であることを特徴とする不揮発性記憶装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第２のポリシリコン層をパターニングする工程において、前記パターニングされた前記光反射層をマスクとすることを特徴とする不揮発性記憶装置の製造方法。
  3. 請求項２記載の不揮発性記憶装置の製造方法において、
    前記光反射層は、Ｗ，またはＭｏまたはＡｌを７０原子％以上含む金属または合金、または組成比が原子数比で下記の一般式（１）
    ＡＸＢＹ （１）
    （ここで、式中のＸ、Ｙは、それぞれ０．３≦Ｘ≦０．７、０．３≦Ｙ≦０．７、Aは、Ｚｎ，Ｃｄ，Ｇａ，Ｉｎ，Ｓｉ，Ｇｅ，Ｓｎ，Ｔｉ，Ｚｒ，Ｈｆ，からなる群より選ばれた少なくとも１種類の元素，Bは、N、O、から成る群より選ばれた少なくとも１元素）で表される材料から成ることを特徴とする不揮発性記憶装置の製造方法。
  4. 請求項２記載の不揮発性装置の製造方法において、
    第２のポリシリコン層をパターンニングする工程は、前記パターニングされた前記光反射層をマスクとしてパターンニングする工程であることを特徴とする不揮発性記憶装置の製造方法。
  5. 請求項１記載の不揮発性装置の製造方法において、
    前記レーザ照射の工程は、前記レーザ照射の出力を前記第２の領域で相対的に低くすることにより、前記第１、および、前記第２の領域が形成されることを特徴とする不揮発性記憶装置の製造方法。
  6. 請求項１記載の不揮発性記憶装置の製造方法において、
    前記記憶材料層は、相変化メモリ材料層であることを特徴とする不揮発性記憶装置の製造方法。
  7. 請求項１記載の不揮発性記憶装置の製造方法において、
    さらに、前記第１、および、前記第２のアモルファスシリコン層が形成される前に、前記記憶材料層を形成する工程を有することを特徴とする不揮発性記憶装置の製造方法。
  8. 請求項１記載の不揮発性記憶装置の製造方法において、
    さらに、前記第１、および、前記第２のアモルファスシリコン層が形成された後に、前記記憶材料層を形成する工程を有することを特徴とする不揮発性記憶装置の製造方法。
  9. 請求項１記載の不揮発性記憶装置の製造方法において、
    前記第１、および、前記第２のアモルファスシリコン層は、それぞれ１０ｎｍ以上２５０ｎｍ以下の膜厚を有することを特徴とする不揮発性記憶装置の製造方法。
  10. 基板上に形成された下部電極と、
    下部電極上方に形成された上部電極と、
    前記下部電極と前記上部電極との間に形成された記録材料層と、
    前記下部電極と前記上部電極との間に形成されたポリシリコンから成るダイオード層と、
    前記下部電極と前記上部電極との間に形成された光反射層と、を有し、
    １つのメモリセルは、前記下部電極と、前記上部電極と、前記記憶材料層と、前記ダイオード層と、前記光反射層と、を含み、
    前記ダイオード層は、前記基板の垂直方向の断面において、粒界が存在し、
    前記断面において、前記粒界の分岐点が存在せず、
    前記光反射層は、Ｗ，またはＭｏまたはＡｌを７０原子％以上含む金属または合金、または組成比が原子数比で下記の一般式（１）
    Ａ Ｘ Ｂ Ｙ （１）
    （ここで、式中のＸ、Ｙは、それぞれ０．３≦Ｘ≦０．７、０．３≦Ｙ≦０．７、Aは、Ｚｎ，Ｃｄ，Ｇａ，Ｉｎ，Ｓｉ，Ｇｅ，Ｓｎ，Ｔｉ，Ｚｒ，Ｈｆ，からなる群より選ばれた少なくとも１種類の元素，Bは、N、O、から成る群より選ばれた少なくとも１元素）で表される材料から成ることを特徴とする不揮発性記憶装置。
  11. 請求項１０記載の不揮発性記憶装置において、
    前記断面の異なるメモリセルのダイオード層においては、粒界が存在しないことを特徴とする不揮発性記憶装置。
  12. 請求項１０記載の不揮発性記憶装置において、
    前記ダイオード層は、２０ｎｍ以上５００ｎｍ以下の膜厚を有することを特徴とする不揮発性記憶装置。
JP2008017013A 2008-01-29 2008-01-29 不揮発性記憶装置およびその製造方法 Expired - Fee Related JP5268376B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008017013A JP5268376B2 (ja) 2008-01-29 2008-01-29 不揮発性記憶装置およびその製造方法
TW098101929A TWI400771B (zh) 2008-01-29 2009-01-19 Nonvolatile memory device and manufacturing method thereof
CN2009100028059A CN101499437B (zh) 2008-01-29 2009-01-24 非易失性存储器件及其制造方法
US12/362,277 US7838379B2 (en) 2008-01-29 2009-01-29 Non-volatile memory device and method of manufacturing the same
KR1020090006991A KR101045747B1 (ko) 2008-01-29 2009-01-29 불휘발성 기억 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008017013A JP5268376B2 (ja) 2008-01-29 2008-01-29 不揮発性記憶装置およびその製造方法

Publications (3)

Publication Number Publication Date
JP2009181971A JP2009181971A (ja) 2009-08-13
JP2009181971A5 JP2009181971A5 (ja) 2009-09-24
JP5268376B2 true JP5268376B2 (ja) 2013-08-21

Family

ID=40898294

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008017013A Expired - Fee Related JP5268376B2 (ja) 2008-01-29 2008-01-29 不揮発性記憶装置およびその製造方法

Country Status (5)

Country Link
US (1) US7838379B2 (ja)
JP (1) JP5268376B2 (ja)
KR (1) KR101045747B1 (ja)
CN (1) CN101499437B (ja)
TW (1) TWI400771B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5641779B2 (ja) 2010-05-18 2014-12-17 株式会社日立製作所 不揮発性記憶装置およびその製造方法
US8980731B2 (en) 2010-06-24 2015-03-17 Samsung Electronics Co., Ltd. Methods of forming a semiconductor device
US8592873B2 (en) 2010-06-24 2013-11-26 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of forming the same
JP2012089643A (ja) * 2010-10-19 2012-05-10 Sony Corp 記憶装置の製造方法、並びに記憶素子および記憶装置
US8357582B2 (en) 2010-11-01 2013-01-22 Micron Technology, Inc. Methods of forming electrical components and memory cells
KR20120077505A (ko) * 2010-12-30 2012-07-10 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그 제조 방법
CN102800805B (zh) * 2011-05-25 2014-12-24 中芯国际集成电路制造(上海)有限公司 相变存储单元及其形成方法
KR20120135628A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5564023B2 (ja) * 2011-09-08 2014-07-30 株式会社東芝 不揮発性記憶装置の製造方法
US8969922B2 (en) * 2012-02-08 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Field effect transistors and method of forming the same
US20150171321A1 (en) * 2013-12-13 2015-06-18 Micron Technology, Inc. Methods of forming metal on inhomogeneous surfaces and structures incorporating metal on inhomogeneous surfaces
KR20170041962A (ko) 2015-10-07 2017-04-18 삼성디스플레이 주식회사 박막 트랜지스터 표시판의 제조 방법 및 박막 트랜지스터 표시판
US10971546B2 (en) * 2019-08-16 2021-04-06 International Business Machines Corporation Crosspoint phase change memory with crystallized silicon diode access device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166758A (en) * 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US5296716A (en) * 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
JPH05166839A (ja) * 1991-10-17 1993-07-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4083821B2 (ja) * 1994-09-15 2008-04-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6087674A (en) * 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
KR100269312B1 (ko) * 1997-10-14 2000-10-16 윤종용 실리콘막의결정화방법및이를이용한박막트랜지스터-액정표시장치(tft-lcd)의제조방법
JP2000068520A (ja) * 1997-12-17 2000-03-03 Matsushita Electric Ind Co Ltd 半導体薄膜、その製造方法、および製造装置、ならびに半導体素子、およびその製造方法
US6180444B1 (en) * 1998-02-18 2001-01-30 International Business Machines Corporation Semiconductor device having ultra-sharp P-N junction and method of manufacturing the same
JP4491870B2 (ja) * 1999-10-27 2010-06-30 ソニー株式会社 不揮発性メモリの駆動方法
US6541316B2 (en) * 2000-12-22 2003-04-01 The Regents Of The University Of California Process for direct integration of a thin-film silicon p-n junction diode with a magnetic tunnel junction
JP3749847B2 (ja) * 2001-09-27 2006-03-01 株式会社東芝 相変化型不揮発性記憶装置及びその駆動回路
US6549447B1 (en) * 2001-10-31 2003-04-15 Peter Fricke Memory cell structure
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US7696031B2 (en) * 2004-06-14 2010-04-13 Semiconductor Energy Laboratory Co., Ltd Method for manufacturing semiconductor device
JP4986415B2 (ja) * 2004-06-14 2012-07-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20050121549A (ko) * 2004-06-22 2005-12-27 삼성전자주식회사 실리콘 결정화 방법과 이를 위한 레이저 장치 그리고 이를이용한 박막트랜지스터 기판의 제조방법
TWI257147B (en) * 2004-12-17 2006-06-21 Macronix Int Co Ltd Method of manufacturing memory device, memory device and phase change memory device
TWI250617B (en) * 2005-01-03 2006-03-01 Macronix Int Co Ltd Memory cell and forming method thereof, array of memory cells and method of operating memory cell
JP4954495B2 (ja) * 2005-04-27 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100684889B1 (ko) * 2005-11-17 2007-02-20 삼성전자주식회사 고집적 반도체 장치 및 그 제조 방법
TWI291745B (en) * 2005-11-30 2007-12-21 Ind Tech Res Inst Lateral phase change memory with spacer electrodes and method of manufacturing the same
KR101309111B1 (ko) * 2006-07-27 2013-09-17 삼성전자주식회사 폴리실리콘 패턴의 형성방법과 폴리실리콘 패턴을 포함한다층 교차점 저항성 메모리 소자 및 그의 제조방법

Also Published As

Publication number Publication date
KR101045747B1 (ko) 2011-07-01
US20090189137A1 (en) 2009-07-30
CN101499437A (zh) 2009-08-05
US7838379B2 (en) 2010-11-23
KR20090083288A (ko) 2009-08-03
CN101499437B (zh) 2013-07-03
TW201003846A (en) 2010-01-16
JP2009181971A (ja) 2009-08-13
TWI400771B (zh) 2013-07-01

Similar Documents

Publication Publication Date Title
JP5268376B2 (ja) 不揮発性記憶装置およびその製造方法
JP5342189B2 (ja) 不揮発性記憶装置及びその製造方法
US7808816B2 (en) Semiconductor memory device and method for fabricating semiconductor memory device
EP1953824B1 (en) Semiconductor device
JP2009123725A (ja) 不揮発性半導体記憶装置
JP5641779B2 (ja) 不揮発性記憶装置およびその製造方法
JP5073680B2 (ja) 半導体装置
US7638786B2 (en) Semiconductor and semiconductor manufacturing arrangements having a chalcogenide layer formed of columnar crystal grains perpendicular to a main substrate surface
KR100782482B1 (ko) ＧｅＢｉＴｅ막을 상변화 물질막으로 채택하는 상변화 기억 셀, 이를 구비하는 상변화 기억소자, 이를 구비하는 전자 장치 및 그 제조방법
US8335106B2 (en) Superlattice device, manufacturing method thereof, solid-state memory including superlattice device, data processing system, and data processing device
JP5420436B2 (ja) 不揮発性記憶装置およびその製造方法
JP2007042804A (ja) 半導体装置およびその製造方法
JP2011114011A (ja) 不揮発性記憶装置およびその製造方法
CN110828659A (zh) 半导体存储装置
JP2009076596A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090721

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121023

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130409

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130507

LAPS Cancellation because of no payment of annual fees