JPH05166839A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＳＯＩ構造の半導体装置の製造方法において
熱処理や酸化処理によって、または研磨処理によって単
結晶半導体層に新たに結晶欠陥が発生することを防止す
る。結晶欠陥の発生が抑制され、特性のばらつきが小さ
い能動素子を備えたＳＯＩ構造の半導体装置を提供す
る。 【構成】 絶縁層の上に形成された非単結晶半導体層が
所定の温度分布を有するように溶融させることにより、
非単結晶半導体層を単結晶化させる（５０１）。得られ
た単結晶半導体層に熱処理を施す前に溶融時の高温部に
対応する部分を選択的に除去する（５０２）。得られた
島状単結晶半導体層に能動素子を形成する（５０４）。
能動素子を形成する前に島状単結晶半導体層の表面を研
磨によって平滑にしてもよい（５０３）。島状単結晶半
導体層は結晶亜粒界を含まない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に絶縁体層の上に形成された半導
体層内に能動領域を備えた半導体装置およびその製造方
法に関するものである。

【０００２】

【従来の技術】半導体装置において、能動素子を３次元
的に積層し、集積度あるいは機能などを高めることをめ
ざした集積回路をいわゆる３次元集積回路と称する。こ
の３次元集積回路を実現するためには、絶縁体層上に単
結晶半導体層を形成した、いわゆるＳＯＩ（Silicon On
Insulator）構造を形成する技術が重要となる。

【０００３】絶縁体層上に単結晶シリコン層を形成する
方法としては、単結晶シリコン基板に酸素イオンを注入
して酸化膜を基板中に形成する方法（ＳＩＭＯＸ）、絶
縁体層上の非単結晶半導体層をヒータ加熱する溶融再結
晶化法、あるいはエネルギービーム照射による溶融再結
晶化法などが考えられている。特に、エネルギービーム
照射による溶融再結晶化法は、３次元集積回路装置を形
成するためには不可欠な技術である。ここで、３次元集
積回路装置とは、従来、一層であった集積回路層を絶縁
体層を挟んで多層に積層化したものであり、従来の２次
元集積回路装置に比べ、機能と集積度の飛躍的な向上を
ねらったものである。

【０００４】この溶融再結晶化法は絶縁体層上の多結晶
あるいはアモルファスの半導体層を熱処理により再結晶
化して単結晶層を形成する方法である。エネルギービー
ムとしては大出力レーザあるいは電子ビームが考えら
れ、操作性の良さからレーザを用いる方法が主流をなし
ている。レーザ照射による溶融再結晶化法により単結晶
半導体層を形成するには、溶融した半導体中の温度分布
を制御して任意の場所から再結晶化を起すことが必要と
なる。温度分布を制御する方法は種々提案されている
が、いずれの方法によっても、結晶化は温度の低い場所
から始まり、高温部に向かって進行する。このため、高
温部が結晶化した後には結晶亜粒界や結晶粒界が発生す
る。たとえば、温度分布制御のために反射防止膜を用い
たレーザ照射による溶融再結晶化法は米国特許第４，８
２２，７５２号において詳細に説明されている。以下、
反射防止膜を用いたレーザ照射による溶融再結晶化法に
よって、単結晶半導体層を形成する方法について説明す
る。

【０００５】図４２は、従来のレーザ照射による溶融再
結晶化法の製造工程の一例を示す半導体装置の断面構造
斜視図である。図４３ないし図４５は、溶融再結晶化法
の主要な工程を示した断面構造図である。なお、以下に
説明する溶融再結晶化法は、溶融した半導体層中の温度
分布を任意に制御するために反射防止膜を用いる方法を
示している。

【０００６】まず、図４２および図４３を参照して、シ
リコン単結晶基板１の表面上にシリコン酸化膜からなる
絶縁層２が形成される。この絶縁層２の所定領域に開口
部１５が形成される。この開口部１５はシード部を構成
する。絶縁層２の表面上および開口部１５の内部に非単
結晶半導体層、具体的には多結晶シリコン層１３が形成
される。さらに、多結晶シリコン層１３の表面上に所定
形状の反射防止膜１４が形成される。この反射防止膜１
４は、たとえばシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）が用いら
れる。反射防止膜１４は絶縁層２中に形成された開口部
１５からほぼ均等な位置に形成される（図４２参照）。
また、図示されていないが、多結晶シリコン層１３と反
射防止膜１４の全面上に薄いキャップ膜が、再結晶化中
における表面の変形を抑制するために形成されてもよ
い。開口部１５は非単結晶半導体である多結晶シリコン
で埋込まれている。そのため、再結晶化される多結晶シ
リコン層１３の結晶方位はシリコン単結晶基板１に従っ
て制御される。

【０００７】反射防止膜１４を構成するシリコン窒化膜
の反射率は、その膜厚によって周期的に極大値と０を示
す。このことを利用して、その反射率が０となる膜厚を
有するシリコン窒化膜が反射防止膜として用いられる。
この従来例によれば、約６００オングストローム（６０
ｎｍ）の膜厚を有するシリコン窒化膜が反射防止膜１４
として用いられる。したがって、図４２と図４３におい
ては、多結晶シリコン層１３の表面上に選択的に形成さ
れた反射防止膜１４はレーザ光７０に対して反射率が
０、すなわちほぼすべての入射光を吸収する。これに対
して、反射防止膜１４の膜厚が０の領域、すなわち多結
晶シリコン層１３の表面が露出している領域はレーザ光
７０に対して約４０％の反射率を有している。これによ
り、多結晶シリコン層１３の全面に照射されるレーザ光
は反射防止膜１４の下部においてよく吸収され、この領
域がより高温度に加熱される。レーザ光７０としては波
長４８８ｎｍ、ビーム径１２０〜１８０μｍ程度のもの
が用いられる。なお、絶縁層２には膜厚１〜３μｍのシ
リコン酸化膜、非単結晶半導体層としては約０．６μｍ
の膜厚を有する多結晶シリコン層１３が用いられる。反
射防止膜１４の幅は約５μｍ、その位置間隔は１５μｍ
程度である。

【０００８】レーザ光７０は多結晶シリコン層１３の表
面上を照射しながら一定の速度で移動する。このレーザ
光７０が照射された多結晶シリコン層１３はその温度が
上昇し、溶融した状態になる。このときの多結晶シリコ
ン層１３の温度分布は図４６に示されている。図４６
は、多結晶シリコン層１３の表面位置とその内部温度と
の関係を示す温度分布図である。図に示される温度分布
によれば、反射防止膜１４の下部において多結晶シリコ
ン層１３の内部温度がより高くなっていることが理解さ
れる。言換えれば、開口部１５の近傍において多結晶シ
リコン層１３の内部温度が低くなっている。

【０００９】次に、図４４を参照して、レーザ光７０が
通過した後、溶融した多結晶シリコン層１３は冷却さ
れ、その温度が低下し始め、温度の低い領域から再結晶
化（固化）し始める。図４６の温度分布に示されるよう
に、開口部１５の近傍では多結晶シリコン層１３の内部
温度が低くなっており、この冷却過程においてはその開
口部１５に埋込まれた多結晶シリコン層１３がシード部
１６として多結晶シリコン層１３の再結晶化が始まる。
このシード部１６はシリコン単結晶基板１に接続されて
いる。そのため、シリコン単結晶基板１の結晶方位と同
じ方位を有する単結晶シリコン領域３ａがシード部１６
からその周囲に拡がる。

【００１０】図４５を参照して、再結晶化が終了した多
結晶シリコン層は均質な単結晶シリコン層３に変化す
る。その後、反射防止膜１４が除去される。

【００１１】このようにして単結晶半導体層が形成され
ると、反射防止膜の下部はより高温となっているので、
多結晶シリコン層の再結晶化は反射防止膜の間のシード
部から始まり反射防止膜の下部に向かって進行する。こ
のため、反射防止膜の下部において、反射防止膜の両側
から成長してきた結晶がぶつかることになる。この成長
結晶のぶつかった位置に結晶亜粒界３１が発生する（図
４５参照）。

【００１２】ここで、反射防止膜の間の各々の半導体層
は単結晶となっているが、反射防止膜を介して隣合う半
導体層は別々に結晶成長するため、厳密に言えばそれら
の結晶方位はわずかにずれている。この境界部分として
結晶亜粒界３１が形成される。このような結晶亜粒界３
１は反射防止膜の下に発生するため、その位置制御が可
能である。シード部（開口部）を形成せずに再結晶化を
行なった場合でも、反射防止膜の間の各々の半導体層は
単結晶として形成される。しかしながら、この場合、そ
の単結晶の結晶方位を規定するものが存在しないため、
反射防止膜を介して隣合う半導体層は別々の結晶方位を
有する。つまり、この場合、反射防止膜の下部に形成さ
れる境界は結晶粒界として形成される。

【００１３】このような結晶粒界または結晶亜粒界が単
結晶シリコン層内に形成された能動素子の特性に及ぼす
影響は、Japanese Journal of Applied Physics,Vol.2
2,1983,Supplement 22-1,pp.217-221やExtended Abstra
cts of the 17th Conferenceon Solid State Devices a
nd Materials,Tokyo,1985,pp.147-150に報告されてい
る。これによれば、ＭＯＳ電界効果トランジスタのチャ
ネル領域に結晶粒界が存在するとリーク電流の増大など
が引き起こされる。このため、IEEE Electron Device L
etters,Vol.EDL-7,No.3,March 1986,pp.193-195 に開示
された先行技術においては、ＭＯＳ電界効果トランジス
タのチャネル領域に結晶粒界あるいは結晶亜粒界が存在
しないようにトランジスタの能動領域が規定されてい
る。すなわち、後述するように、図５０に示すように単
結晶シリコン層３内の結晶亜粒界３１の領域を含まない
ようにシリコン窒化膜１８１がパターニングされる。能
動領域がシリコン窒化膜１８１の下の結晶亜粒界を含ま
ない単結晶シリコン層３の領域に形成される。

【００１４】このことから、チャネル領域以外でも、た
とえばソース・ドレイン領域に結晶亜粒界や結晶粒界が
存在しても、ｐｎ接合部に結晶亜粒界や結晶粒界が存在
しなければ、ソース・ドレイン領域は不純物を高濃度に
含有して低抵抗化されているため、結晶亜粒界や結晶粒
界の存在が能動素子の特性に悪影響を及ぼさないと考え
られていた。

【００１５】また、上述のような反射防止膜を用いた溶
融再結晶化法によって形成される単結晶シリコン層３の
表面は、図４５に示されるように波打つとともに、その
表面には粗い凹凸が形成されている。図４７は、図４５
に示される単結晶シリコン層３の表面粗さの測定結果を
示すグラフである。この測定例は再結晶化半導体層の厚
みが５５０ｎｍの場合を示している。この場合、表面の
凹凸は約±６０ｎｍ（０．０６μｍ）以上である。この
ように再結晶化した単結晶シリコン層３の表面が波打
ち、かつその表面に凹凸が形成されるのは、反射防止膜
１４が溶融した多結晶シリコン層１３の表面上を部分的
に覆っていることに起因する。すなわち、多結晶シリコ
ン層１３が再結晶化される際、反射防止膜１４の下の層
が反射防止膜１４の間の領域よりもより高温となってい
る．そのため、反射防止膜１４の間の領域が先に固化
し、反射防止膜１４の下部がそれよりも遅れて固化する
ことになる。溶融物の温度が高温であればあるほど、そ
の表面張力は低くなるので、単結晶シリコン層３は、図
４５に示されるように先に固化する部分３ａが凸部とな
り、後で固化する部分３ｂが凹部となって固化する。こ
のため、単結晶シリコン層３の表面には、図４５に示さ
れるように反射防止膜１４の位置に対応して凹凸が生じ
る。反射防止膜１４の幅は約５μｍであり、反射防止膜
間の距離は約１０μｍであるので、凹部あるいは凸部は
約１５μｍごとに存在する。このような表面の凹凸は単
結晶シリコン層３の表面に能動素子を形成する際、種々
のプロセス上の不都合を生じさせ、デバイス性能の不均
一の原因となる。

【００１６】また、このような絶縁体層上の単結晶半導
体層にデバイスを形成する場合、その半導体層の厚みを
０．１μｍ、あるいはもっと薄くするとデバイス性能が
向上することが知られている。しかしながら、上述のよ
うに単結晶半導体層の表面に凹凸が存在すると、その薄
膜化は困難である。

【００１７】上記のような表面の凹凸を軽減する方法と
して単結晶半導体層の表面を研磨する方法が考えられ
る。特に研磨パッドを用いずに、ＳｉＯ₂ 等の剛体を定
盤として用いる、いわゆる剛体研磨法が、表面の凹凸を
軽減する方法として有望視される。この剛体研磨法を用
いて単結晶半導体層を研磨したところ、その単結晶半導
体層の表面の凹凸は数十オングストローム以下で鏡面と
なっていることが光学顕微鏡および走査電子顕微鏡観察
により確認された。

【００１８】しかしながら、上述のように結晶粒界や結
晶亜粒界が能動領域に存在しないように能動素子を単結
晶半導体層に形成したとしても、能動素子の特性にばら
つきがかなり大きく存在することが問題となっていた。
そこで、通常の能動素子の形成工程を経た単結晶半導体
層の結晶性を調べたところ、単結晶半導体層の形成直後
には観察されない新たな結晶欠陥が発生していることが
本願発明者らによって見出だされた。

【００１９】図４８〜図５８は従来のＳＯＩ構造を用い
たＣＭＯＳトランジスタの製造方法を工程順に示す部分
断面図である。以下、これらの図を参照し、従来のＳＯ
Ｉ構造を用いてＭＯＳトランジスタを形成する方法につ
いて説明するとともに、その場合の問題点について説明
する。

【００２０】図４８を参照して、ＳＯＩ構造の単結晶半
導体層が形成された直後の状態が示されている。シリコ
ン単結晶基板１にはＳｉＯ₂ からなる絶縁層２が形成さ
れている。絶縁層２の上には単結晶シリコン層３が形成
されている。この単結晶シリコン層３には、上述のよう
に結晶亜粒界３１が一定の間隔をもって存在している。

【００２１】図４９を参照して、下敷酸化膜１７が熱酸
化により単結晶シリコン層３の上に形成される。この下
敷酸化膜１７は単結晶シリコン層３の表面欠陥を除去す
るために形成される。この下敷酸化膜１７は次工程の素
子分離領域形成時の下敷酸化膜としても用いられ得る。
引き続いてシリコン窒化膜１８が下敷酸化膜１７の全面
上にＣＶＤ法により形成される。下敷酸化膜１７および
シリコン窒化膜１８の膜厚はそれぞれ、５００オングス
トローム、１０００オングストロームである。

【００２２】次に、図５０を参照して、フォトリソグラ
フィー技術を用いて素子形成領域の上にのみレジスト膜
４５が形成される。パターニングされたレジスト膜４５
をマスクとして用いてシリコン窒化膜が除去されること
により、シリコン窒化膜１８１が残存する。

【００２３】図５１を参照して、ｐＭＯＳトランジスタ
形成領域にレジスト膜４２が形成される。レジスト膜４
２および４５をマスクとして用いてボロン（Ｂ）イオン
が下敷酸化膜１７を介して単結晶シリコン層３内に注入
される。このときのボロンの注入量は３×１０¹³ｃｍ^-2
程度である。

【００２４】図５２を参照して、レジスト膜４２および
４５を除去した後、シリコン窒化膜１８１をマスクとし
て用いて熱酸化することにより、厚い分離酸化膜１７１
が形成される。これと同時に、ボロンが注入された領域
にチャネルカット層としてｐ ⁺ 不純物領域３３が形成さ
れる。

【００２５】図５３に示すように、シリコン窒化膜１８
１を除去した後、ｐＭＯＳトランジスタ形成領域のみに
レジスト膜４が形成される。このレジスト膜４をマスク
として用いてｎＭＯＳトランジスタ形成領域の単結晶シ
リコン層３９にボロンイオンが注入される。

【００２６】このようにして図５４に示すようにｐ^- 領
域３４が形成される。次にｎＭＯＳトランジスタ形成領
域のみに形成されたレジスト膜４をマスクとして用いて
燐（Ｐ）イオンがｐＭＯＳトランジスタ形成領域の単結
晶シリコン層３９に注入される。このときのボロンおよ
び燐の注入量は、それぞれｎＭＯＳ、ｐＭＯＳトランジ
スタの設定閾値電圧に従って決定される。

【００２７】図５５に示すように、ｎ^- 領域３５が形成
される。レジスト膜４が除去された後、下敷酸化膜１７
が除去される。その後、ゲート酸化膜５１が形成され
る。ゲート酸化膜の膜厚は数百オングストロームであ
る。全面上にゲート電極用の多結晶シリコン層がＣＶＤ
法により約３０００オングストローム程度の膜厚で形成
される。この多結晶シリコン層に不純物をドープするこ
とにより低抵抗化を図った後、パターニングされたレジ
スト膜４４をマスクとして用いて多結晶シリコン層が選
択的に除去される。これにより、ゲート電極６１が形成
される。

【００２８】図５６に示すように、ｐＭＯＳトランジス
タ形成領域のみにレジスト膜４２が形成される。レジス
ト膜４２および４４をマスクとして用いて、ｎＭＯＳト
ランジスタのソースおよびドレイン形成領域に砒素（Ａ
ｓ）イオンが注入される。

【００２９】さらに、図５７に示すように、ソースおよ
びドレイン領域としてのｎ⁺ 不純物領域３６が形成され
たｎＭＯＳトランジスタ領域のみにレジスト膜４が形成
される。このレジスト膜４をマスクとして用いて、ｐＭ
ＯＳトランジスタのソースおよびドレイン形成領域にボ
ロン（Ｂ）イオンが注入される。

【００３０】最後に、図５８に示すように、ソースおよ
びドレイン領域としてのｐ⁺ 不純物領域３７が形成され
る。レジスト膜４を除去した後、全面上に層間絶縁膜７
が形成される。この層間絶縁膜７にコンタクト孔が形成
された後、各ソースおよびドレイン領域に電気的に接触
するように金属配線層８が形成される。通常のＳＯＩ構
造のデバイスにおいてはさらに絶縁体層と配線層とを形
成して、いわゆる多層配線構造を形成する場合が多い。

【００３１】

【発明が解決しようとする課題】以上、従来のＳＯＩ構
造を有する半導体装置の形成方法を説明してきたが、こ
の製造工程の中でＳＯＩの結晶性を調べた結果は、模式
的に図５９および図６０に示される。図５９は、図４８
に示される工程において単結晶シリコン層３の表面を観
察したものである。前述したように、反射防止膜の下部
にその位置が制御されて結晶亜粒界３１が存在すること
以外は、他の結晶欠陥はほとんど観察されていない。ま
た、このときの結晶欠陥密度は１０⁴ ｃｍ^-2以下であ
り、通常のバルクのシリコン単結晶基板と同程度であ
る。一方、図６０は図４９に示される工程において下敷
酸化膜１７を単結晶シリコン層３の上に形成した直後の
単結晶シリコン層３の表面を観察したものである。これ
によれば、結晶亜粒界３１を起点として一定の方向に延
びるように多くの結晶欠陥１９が新たに発生しているこ
とが認められる。

【００３２】このような新たな結晶欠陥は単結晶シリコ
ン層形成直後に熱処理（非酸化性雰囲気でのアニール）
を行なった場合と単結晶シリコン層を酸化した場合とに
結晶亜粒界または結晶粒界を起点として発生することが
本願発明者らによって判明した。また、この欠陥は図６
０に示すように＜１１０＞方向（あるいは＜１１１＞方
向）に沿って発生している。さらに、酸化工程を経たも
のの方が熱処理を施したものに比べて発生頻度が高いこ
とが判明した。この欠陥は図６０に示されるように線状
に発生する。酸化工程を経たものにおいては３×１０⁵
ｃｍ^-2程度、熱処理だけを経たものにおいては１０⁴ ｃ
ｍ^-2程度の密度で欠陥は発生している。このことから、
この新たな結晶欠陥は、単結晶シリコン層形成直後に結
晶粒界あるいは結晶亜粒界に存在する余剰シリコンや空
格子等の点欠陥が酸化またはアニールプロセス中に加わ
るストレスと関係して単結晶シリコン層内を移動するこ
とによって発生するもの（点欠陥のまま存在するものや
平面を形成して積層欠陥となるものなど）と考えられ
る。この結晶欠陥の発生により、能動素子の特性のばら
つきが大きくなるものと考えられる。たとえば、ＭＯＳ
トランジスタの閾値電圧（Ｖｔｈ）や電流駆動能力等の
ばらつきがこの結晶欠陥の存在により大きくなるものと
考えられる。また、チャネル領域を横切るようにこの欠
陥が発生すれば、この欠陥に沿って不純物が拡散し、ソ
ース・ドレインが導通するという致命的な不良となり、
ＭＯＳトランジスタの動作不良を引き起こすことにな
る。これらのことから、ＳＯＩ構造の能動素子の高性能
化を図るためには、このような欠陥が発生しないように
する必要がある。

【００３３】図６１の（Ａ）、（Ｂ）、（Ｃ）は、それ
ぞれ図４９、図５２、図５８に対応する平面図である。
図４９、図５２、図５８はそれぞれ図６１の（Ａ）、
（Ｂ）、（Ｃ）のＸ−Ｘ線に沿う方向から見た断面を示
す。図６１の（Ａ）に示されるように、結晶亜粒界３１
を起点として一定の方向に延びるように多くの結晶欠陥
１９が新たに発生していることが認められる。その後、
図６１の（Ｂ）に示されるようにＭＯＳトランジスタ形
成領域の単結晶シリコン層３９を囲む領域に厚い分離酸
化膜１７１が形成されると、結晶亜粒界はその分離酸化
膜に吸収される。しかしながら、結晶欠陥１９は、その
熱処理によって増加し、ＭＯＳトランジスタ形成領域の
単結晶シリコン層３９内に残留する。最後にゲート電極
６１が形成され、ソースおよびドレイン領域としてのｎ
⁺ 不純物領域３６とｐ⁺ 不純物領域３７が形成された後
においても、結晶欠陥１９はソースおよびドレイン領
域、チャネル領域内に延びるようにして残留する。

【００３４】また、図４８に示されるように単結晶シリ
コン層３が形成された直後に単結晶シリコン層３の表面
の凹凸を軽減するために研磨すると、同様に図６０に示
されるように結晶亜粒界３１を起点として新たな結晶欠
陥１９が発生することが本願発明者らによって判明し
た。これらの欠陥は単結晶シリコン層の表面を研磨する
前には観察されないことから、研磨中に発生したものと
考えられる。このような欠陥は電流駆動能力や閾値電圧
等のデバイス特性のばらつきを増大させるだけでなく、
リーク電流の増大などの致命的な欠陥を引き起こす。

【００３５】上述のように、結晶亜粒界を起点として発
生した結晶欠陥はＳＯＩ構造の半導体装置に残留する
と、以下のような影響を及ぼす。たとえば、ＳＯＩ構造
の半導体装置において集積化されたメモリセルが構成さ
れると、すべてのメモリセル間で同一の特性を満足する
ことができない。全てのメモリセルの動作速度が均一と
ならず、規格からはずれた遅い動作速度を有するメモリ
セルが存在する。このことは、半導体装置の製造歩留り
を悪化させる。

【００３６】そこで、この発明の目的は、結晶亜粒界ま
たは結晶粒界に起因する結晶欠陥の発生を防止すること
ができるように単結晶半導体層を絶縁体層の上に形成す
ることである。

【００３７】

【課題を解決するための手段】この発明の１つの局面に
従った半導体装置は、再結晶シリコン層を有する半導体
装置であって、絶縁体層と、単結晶シリコン島と、トラ
ンジスタとを備える。単結晶シリコン島は、絶縁体層の
表面上に形成され、結晶亜粒界を含まない。トランジス
タは、単結晶シリコン島内に形成された領域を含む。

【００３８】この発明のもう１つの局面に従った半導体
装置の製造方法は、絶縁体層の上に形成された半導体層
内に能動領域を備えた半導体装置の製造方法である。ま
ず、非単結晶半導体層を加熱し、所定の温度分布を有す
るように溶融させて非単結晶半導体層が単結晶半導体層
に変えられる。溶融時の温度分布において高温部に対応
する単結晶半導体層の一部分を選択的に除去することに
よって島状単結晶半導体層が形成される。島状単結晶半
導体層を処理して島状単結晶半導体層に能動素子が形成
される。

【００３９】

【作用】この発明の半導体装置においては、結晶亜粒界
を含まない単結晶シリコン島内にトランジスタの領域が
形成される。そのため、結晶亜粒界に起因する結晶欠陥
がトランジスタの領域内に存在しない。その結果、単結
晶シリコン島内に形成されるトランジスタの特性のばら
つきが抑制される。

【００４０】また、この発明の半導体装置の製造方法に
おいては、島状単結晶半導体層に能動素子を形成するた
めに島状単結晶半導体層に所定の処理が施される前に、
溶融時の温度分布において高温部に対応する単結晶半導
体層の一部分が選択的に除去される。たとえば、単結晶
半導体層に熱処理が施される前に、または単結晶半導体
層の表面層に研磨が施される前に、溶融時の温度分布に
おいて高温部に対応する単結晶半導体層の領域が除去さ
れる。この溶融時の温度分布において高温部に対応する
単結晶半導体層の領域は結晶亜粒界または結晶粒界の存
在する領域に相当する。そのため、結晶亜粒界または結
晶粒界の存在する領域が予め除去された後、島状単結晶
半導体層に能動素子が形成される。したがって、熱処理
または研磨処理等によって結晶亜粒界または結晶粒界に
起因する新たな結晶欠陥が発生することはない。その結
果、島状単結晶半導体層に形成される能動素子の特性の
ばらつきが大きくなることはない。

【００４１】

【実施例】以下、この発明に従った半導体装置の製造方
法の実施例について図を用いて詳細に説明する。

【００４２】実施例１ 図１〜図９は、この発明の第１の実施例によるＳＯＩ構
造を有するＣＭＯＳ型半導体装置の製造方法を工程順に
示す部分断面図である。

【００４３】まず、図１を参照してＳＯＩ構造の単結晶
半導体層が反射防止膜を用いた溶融再結晶法によって形
成された直後の状態が示されている。シリコン単結晶基
板１の上にはＳｉＯ₂ からなる絶縁層２が形成されてい
る。この絶縁層２の上には単結晶シリコン層３が形成さ
れている。単結晶シリコン層３は結晶亜粒界３１を有す
る。

【００４４】図２に示すように、フォトリソグラフィー
技術によりパターニングされたレジスト膜４１が単結晶
シリコン層の上に形成される。このレジスト膜４１をマ
スクとして用いて単結晶シリコン層が選択的に除去され
ることにより、島状単結晶シリコン層３２が形成され
る。この単結晶シリコン層の選択的除去は、結晶亜粒界
３１を含む領域のみを除去することにより行なわれる。
言換えれば、図４６を参照して、再結晶化工程において
高温度の部分、すなわち反射防止膜１４の下部の領域の
みが除去される。このように結晶亜粒界３１を含む単結
晶シリコン層の部分を除去すれば、以下の能動素子の製
造工程において熱処理や酸化処理が施されたとしても結
晶亜粒界を起点とする新たな結晶欠陥が発生することは
ない。

【００４５】その後、図３に示すようにｐＭＯＳトラン
ジスタ形成領域のみにレジスト膜４２が形成される。レ
ジスト膜４１および４２をマスクとして用いてボロン
（Ｂ）イオンがｎＭＯＳトランジスタ形成領域の島状単
結晶シリコン層３２の側壁部に注入される。このイオン
注入は、基板を回転させながら図３に示されるように斜
め方向からボロンイオンを注入することにより行なわれ
る。なお、図３によれば、ｎＭＯＳトランジスタ形成領
域とｐＭＯＳトランジスタ形成領域との間の間隔は模式
的に示されている。しかしながら、上記のような回転斜
めイオン注入を採用する場合にはシャドーイングを考慮
して能動素子形成領域の配置を決定する必要がある。た
とえば、レジスト膜の厚みが１μｍ、単結晶シリコン層
の膜厚が０．５μｍにおいて４５度の斜めイオン注入を
行なう場合には、ｐＭＯＳトランジスタ形成領域とｎＭ
ＯＳトランジスタ形成領域との間の間隔は２．５μｍ以
上設ける必要がある。

【００４６】次に、図４に示すように、ｎＭＯＳトラン
ジスタ形成領域の単結晶シリコン層３２の上のレジスト
膜４１が除去される。ボロンが注入された領域にチャネ
ルカット層としてｐ⁺ 不純物領域３３が形成される。そ
の後、ｎＭＯＳトランジスタ形成領域の島状単結晶シリ
コン層３２のみにボロン（Ｂ）イオンが注入される。

【００４７】また、図５に示すように、ｐＭＯＳトラン
ジスタ形成領域の島状単結晶シリコン層３２の表面のみ
を露出して、燐（Ｐ）イオンが注入される。このときの
ボロンおよび燐のイオン注入量はそれぞれ、ｎＭＯＳト
ランジスタ、ｐＭＯＳトランジスタの設定閾値電圧に従
って決定される。このようにして、ｐ^- 領域３４、ｎ ^-
領域３５が形成される。

【００４８】図６に示すように、単結晶シリコン層に酸
化膜５が熱酸化法により形成される。このとき、単結晶
シリコン層の表面に熱酸化処理が施されるが、結晶亜粒
界を含む領域は除去されているので新たな結晶欠陥の発
生が抑制される。その後、全面上にゲート電極用の多結
晶シリコン層６が形成される。この多結晶シリコン層６
は不純物がドープされることにより低抵抗化される。

【００４９】図７に示すように、レジスト膜４４をマス
クとして用いて、多結晶シリコン層６と酸化膜５とがパ
ターニングされることにより、ゲート電極６１とゲート
酸化膜５１とが形成される。ｐＭＯＳトランジスタ形成
領域を覆うように形成されたレジスト膜４２をマスクと
して用いて、ｎＭＯＳトランジスタのソースおよびドレ
イン形成領域に燐（Ｐ）イオンが注入される。

【００５０】また、図８に示されるように、ｎＭＯＳト
ランジスタ形成領域を覆うように形成されたレジスト膜
４をマスクとして用いて、ボロン（Ｂ）イオンがｐＭＯ
Ｓトランジスタのソースおよびドレイン形成領域に注入
される。その後、このイオン注入によって発生した結晶
欠陥の回復と不純物の活性化のために温度９００℃程度
で１時間程度の熱処理が行なわれる。これにより、ｐＭ
ＯＳトランジスタのソースおよびドレイン領域としての
ｐ⁺ 不純物領域３７と、ｎＭＯＳトランジスタのソース
およびドレイン領域としてのｎ⁺ 不純物領域３６が形成
される。このように能動素子の形成工程において、酸化
処理や熱処理が行なわれるが、新たな結晶欠陥の発生は
抑制されるので能動素子の特性の改善が図られる。な
お、このとき、単結晶シリコン層に存在する結晶欠陥の
密度は１０⁴ ｃｍ^-2以下であり、熱処理や酸化処理によ
る結晶欠陥の新たな発生はかなり抑制されているものと
考えられる。

【００５１】図９に示すように、従来と同様に層間絶縁
膜７と金属配線層８とが形成される。

【００５２】なお、図４および図５に示される工程にお
いてレジスト膜４が単結晶シリコン層の上に直接形成さ
れているが、単結晶シリコン層の表面を保護するために
ＳｉＯ₂ 等の膜で単結晶シリコン層の表面を覆った後、
レジスト膜４を形成してもよい。このときのＳｉＯ₂ の
膜は熱酸化膜でもＣＶＤ膜でもよい。

【００５３】図１０の（Ａ）、（Ｂ）、（Ｃ）はそれぞ
れ、図１、図２、図９に対応する平面図である。図１、
図２、図９は、それぞれ図１０の（Ａ）、（Ｂ）、
（Ｃ）のＸ−Ｘ線に沿う方向から見た断面を示してい
る。図１０の（Ａ）に示すように、単結晶シリコン層３
内には結晶亜粒界３１が含まれている。図１０の（Ｂ）
に示すように、島状単結晶シリコン層３２は形成され
る。この島状単結晶シリコン層３２のパターニングは、
写真製版工程を伴なう。このように写真製版工程等の２
００℃以下の熱処理ならば、結晶亜粒界を起因とする結
晶欠陥を発生しない。本願発明者の知見によれば、６０
０〜７００℃以上の熱処理、たとえばＣＶＤ法による膜
形成や熱酸化処理がされれば、結晶亜粒界を起因とする
結晶欠陥が発生する。したがって、その後、図１０の
（Ｃ）で示すようにゲート電極６１が形成され、ソース
およびドレイン領域としてのｎ⁺ 不純物領域３６とｐ⁺
不純物領域３７が形成されても、新たな結晶欠陥の発生
は抑制されている。

【００５４】図１１は図９における右側のｎチャネルＭ
ＯＳトランジスタの下の構造を詳細に示した断面図であ
る。図１１を参照して、シリコン単結晶基板１にソース
およびドレイン領域としてのｎ⁺ 不純物領域１３６が形
成されている。この２つのｎ ⁺ 不純物領域１３６の間で
シリコン単結晶基板１の上にゲート酸化膜１５１を介在
してゲート電極１６１が形成されている。ｎ⁺ 不純物領
域１３６に接続するように金属配線層１０８は絶縁層２
の中に形成されている。絶縁層２の上にｐ^- 領域３４と
ｎ⁺ 不純物領域３６とゲート酸化膜５１とゲート電極６
１を備えたｎチャネルＭＯＳトランジスタが形成されて
いる。

【００５５】実施例２ 図１２〜図１７はこの発明に従った半導体装置の製造方
法の第２の実施例を工程順に示す部分断面図である。

【００５６】図１２を参照して、単結晶シリコン層３が
形成された直後の状態が示されている。

【００５７】図１３に示すように、フォトリソグラフィ
ー技術によりパターニングされたレジスト膜４３をマス
クとして用いて、結晶亜粒界の存在している単結晶シリ
コン層の少なくとも一部分が除去される。これにより島
状単結晶シリコン層３２が形成される。この単結晶シリ
コン層の選択的除去は図２に示される工程と同様であ
る。

【００５８】その後、図１４に示すように、レジスト膜
４３が除去された後、下敷酸化膜（シリコン酸化膜）９
とシリコン窒化膜１０が順次形成される。下敷酸化膜９
の膜厚は約５００オングストローム程度、シリコン窒化
膜１０の膜厚は１０００オングストローム程度である。
次に、パターニングされたレジスト膜４１が能動素子形
成領域のみに形成される。

【００５９】図１５に示すように、このレジスト膜４１
をマスクとして用いてシリコン窒化膜、シリコン酸化膜
および単結晶シリコン層がエッチングにより選択的に除
去されることにより、シリコン窒化膜１０１、下敷酸化
膜９１および島状単結晶シリコン層３８が形成される。
さらに、ｐＭＯＳトランジスタ形成領域の島状単結晶シ
リコン層３８を覆うようにレジスト膜４２が形成され
る。レジスト膜４１および４２をマスクとして用いて、
ｎＭＯＳトランジスタ形成領域の島状単結晶シリコン層
３８の側壁部にボロン（Ｂ）イオンが斜め方向から注入
される。この工程は第１の実施例の図３に示される工程
に対応する。

【００６０】その後、図１６に示されるように、レジス
ト膜４１および４２が除去された後、酸化性雰囲気中で
熱処理が施される。これにより、島状単結晶シリコン層
３８の側壁面に厚いシリコン酸化膜９２が形成される。
ｎＭＯＳトランジスタ形成領域においては、シリコン酸
化膜９２の内側にはチャネルカット層としてｐ⁺ 不純物
領域３３が形成される。このように島状単結晶シリコン
層に熱処理や酸化処理が施されても、図１３に示される
ように結晶亜粒界の存在する単結晶シリコン層の少なく
とも一部分が既に除去されているので、結晶亜粒界を起
点とする新たな結晶欠陥の発生が抑制される。なお、こ
のとき、島状単結晶シリコン層３８の側壁部に形成され
るシリコン酸化膜９２の膜厚は、ＭＯＳトランジスタの
動作電圧の範囲内でその側壁部に構成される寄生トラン
ジスタが動作することがないように十分厚くする必要が
ある。たとえば、シリコン酸化膜９２の膜厚は２０００
〜３０００オングストロームであればよい。

【００６１】また、図１６に示される製造工程は従来例
の図５２に示される工程に対応し、能動素子形成領域の
分離構造としてＬＯＣＯＳ分離を採用している。ところ
が、図５２に示される従来のＬＯＣＯＳ分離構造におい
ては、結晶亜粒界を含む単結晶シリコン層の部分が除去
されないまま、熱酸化処理が施されることにより、厚い
分離酸化膜が形成されている。一方、本発明の実施例と
して図１６に示されるＬＯＣＯＳ分離構造においては、
結晶亜粒界を含む単結晶シリコン層の部分が除去された
後、熱酸化処理が施されることにより、すなわち島状単
結晶シリコン層の側壁部を熱酸化することにより厚い分
離酸化膜が形成されている。

【００６２】最後に、図１７に示されるように、通常の
ＣＭＯＳトランジスタの製造工程と同様の工程により、
能動素子および金属配線が形成される。

【００６３】以上のように、この発明の半導体装置の製
造方法は、素子形成領域の分離構造としてメサ分離を採
用したＳＯＩ構造の半導体装置の製造方法（図１〜図
９）と、ＬＯＣＯＳ分離を採用したＳＯＩ構造の半導体
装置の製造方法（図１２〜図１７）のいずれにも適用可
能である。

【００６４】実施例３ 図１８〜図２２は、ＬＯＣＯＳ分離を採用したＳＯＩ構
造の半導体装置の製造方法に本発明の半導体装置の製造
方法を適用した場合の他の実施例を工程順に示す部分断
面図である。

【００６５】図１８を参照して、単結晶シリコン層３が
反射防止膜を用いた溶融再結晶法によって形成された直
後の状態が示されている。

【００６６】図１９を参照して、フォトリソグラフィー
技術を用いてパターニングされたレジスト膜４３をマス
クとして用いて、結晶亜粒界３１を含む単結晶シリコン
層が選択的に除去される。これにより、島状単結晶シリ
コン層３２が形成される。

【００６７】図２０に示すように、レジスト膜４３が除
去された後、５００オングストローム程度の膜厚を有す
る下敷酸化膜９と１０００オングストローム程度の膜厚
を有するシリコン窒化膜１０が島状単結晶シリコン層３
２の上に順次形成される。レジスト膜４１が能動素子形
成領域のみに形成される。

【００６８】図２１に示すように、このレジスト膜４１
をマスクとして用いて、シリコン窒化膜１０が選択的に
除去されることにより、シリコン窒化膜１０２が形成さ
れる。その後、ｐＭＯＳトランジスタ形成領域の島状単
結晶シリコン層３２のみを覆うようにレジスト膜４２が
形成される。レジスト膜４１および４２をマスクとして
用いて、ボロン（Ｂ）イオンが注入される。これによ
り、ｎＭＯＳトランジスタ形成領域の島状単結晶シリコ
ン層３２の側壁部のみにボロンイオンが注入される。

【００６９】図２２に示すように、レジスト膜４１およ
び４２が除去された後、酸化性雰囲気中で熱処理が施さ
れる。これにより、チャネルカット層としてのｐ⁺ 不純
物領域３３がｎＭＯＳトランジスタ形成領域の島状単結
晶シリコン層３２の側壁部に形成されるとともに、厚い
分離酸化膜９３がｐＭＯＳおよびｎＭＯＳトランジスタ
形成領域の島状単結晶シリコン層３２の側壁部に形成さ
れる。このようにして、分離酸化膜の形状は異なるが、
本質的には図１６に示される構造と同様のＬＯＣＯＳ分
離構造を有する島状単結晶シリコン層が形成される。な
お、これ以降は通常のＣＭＯＳトランジスタの製造工程
と同様の工程により能動素子が形成される。

【００７０】以上の実施例では、単結晶シリコン層を形
成した後、熱処理や酸化処理が施される前に結晶亜粒界
の存在する領域がほぼ完全に除去されることにより、新
たな結晶欠陥の発生が防止される。しかしながら、結晶
亜粒界の存在する領域の単結晶シリコン層の少なくとも
一部が除去されれば、それ以降に熱処理または酸化処理
が施されても新たな結晶欠陥の発生は抑制され得る。

【００７１】また、以上の実施例では、反射防止膜を用
いて単結晶シリコン層を形成する方法に本発明の製造方
法を適用した場合について述べている。しかしながら、
少なくとも溶融シリコン中に温度分布を形成し、再結晶
化させることによって単結晶シリコン層を形成する方法
にを採用する限りにおいては、溶融時の温度分布におい
て高温部に対応する領域には結晶亜粒界または結晶粒界
が存在する。このため、他の溶融再結晶化法を用いたＳ
ＯＩ構造の半導体装置の製造方法にも本発明の製造方法
を適用すれば、同様の効果を得ることができる。

【００７２】さらに、以上の実施例では、１層の単結晶
シリコン層に能動素子を形成する製造方法について述べ
たが、多層の単結晶シリコン層に能動素子が形成された
３次元回路素子構造の製造方法にも本発明は適用され得
る。

【００７３】この発明のもう１つの局面に従った半導体
装置の製造方法によれば、結晶亜粒界の存在する単結晶
シリコン層の部分が選択的に除去された後、島状単結晶
シリコン層の表面が研磨により平滑にされる。この研磨
工程は、たとえば、図５と図６に示される工程の間、図
１３と図１４に示される工程の間、図１９と図２０に示
される工程の間に行なわれる。いずれも、結晶亜粒界を
含む単結晶シリコン層の部分が除去された後に、島状単
結晶シリコン層の表面の研磨が行なわれる。そのため、
その研磨によって結晶亜粒界を起点とする新たな結晶欠
陥が発生することはない。以下、本発明の半導体装置の
製造方法に適用可能な研磨方法について説明する。

【００７４】実施例Ａ 図２３〜図２５はこの発明の製造方法に適用可能な研磨
方法を工程順に示す部分断面図である。

【００７５】図２３を参照して、結晶亜粒界を含む領域
が除去された島状単結晶シリコン層３２を覆うようにシ
リコン酸化膜１１が形成される。このシリコン酸化膜１
１の膜厚は３００ｎｍ程度である。

【００７６】その後、図２４に示されるように、異方性
エッチング処理がシリコン酸化膜１１に施されることに
より、島状単結晶シリコン層３２の側壁面に側壁シリコ
ン酸化膜１１１が形成される。このとき、側壁シリコン
酸化膜１１１の高さはエッチング時間を適宜変更するこ
とにより制御され得る。図２４に示される状態で剛体研
磨が施されると、島状単結晶シリコン層３２の側壁部に
形成された側壁シリコン酸化膜１１１が研磨工程のスト
ッパとなるため、膜厚の均一な島状単結晶シリコン層３
２を得ることができる。このようにして研磨された後の
状態は図２５に示されている。

【００７７】なお、上記のように研磨の精度を向上させ
るために島状単結晶シリコン層３２の側壁面にストッパ
となる膜が形成される。この膜を構成する物質は、島状
単結晶シリコン層を構成する物質よりも研磨速度の遅い
物質からなるのが好ましい。この膜の材料としてシリコ
ン酸化膜が最適であると考えられる。その理由として
は、シリコン酸化膜が剛体研磨法で用いられている定盤
と同じ材質のものであるため、研磨速度が非常に小さい
こと、後工程の能動素子形成プロセスとの整合性がよい
ことが挙げられる。

【００７８】実施例Ｂ さらに研磨精度を向上させる他の実施例として図２６お
よび図２７に示される研磨方法が考えられる。前述の実
施例では、島状単結晶シリコン層自体をそのまま研磨す
る方法が採用されている。このような方法では、研磨時
に相当の注意を払わなければ、島状単結晶シリコン層が
剥がれたり、その一部が剥離することにより引掻き傷が
発生するという問題が新たに発生する。また、島状単結
晶シリコン層の厚みが元々０．５５μｍ程度であるの
で、ウエハ全面にわたって精度よく研磨することは困難
である。そこで、図２６に示すように、研磨する前に全
面上に多結晶シリコン層１２が形成される。この多結晶
シリコン層１２の膜厚は島状単結晶シリコン層３２の膜
厚よりも厚ければよい。次に、図２７に示すように多結
晶シリコン層１２を剛体研磨法を用いて研磨し、さらに
側壁シリコン酸化膜１１１をストッパとして島状単結晶
シリコン層３２を研磨することにより、表面が平滑で、
均一な島状単結晶シリコン層３２を得ることができる。
この方法により、研磨中に島状単結晶シリコン層の剥離
を抑制することが可能となる。また、研磨精度を向上さ
せるために必要な取り代として島状単結晶シリコン層の
上に形成された多結晶シリコン層が働くため、ウエハ全
面にわたって均一で表面の平滑な島状単結晶シリコン層
が得られるという効果がある。さらに、研磨後、多結晶
シリコン層が島状の素子形成領域の間に埋込まれること
になるため、ウエハ全面にわたって平坦化されるという
効果も得られる。さらに、多結晶シリコン層を例にして
説明したが、島状単結晶シリコン層と同程度の研磨速度
を有するものであれば、同じ効果を得ることができる。

【００７９】実施例Ｃ 図２８〜図３３は研磨工程において用いられたストッパ
材で島状単結晶シリコン層の間を埋めた場合のＳＯＩ構
造の半導体装置の製造方法を工程順に示す部分断面図で
ある。

【００８０】図２８を参照して、ｎ^- 領域３５とｐ^- 領
域３４をそれぞれ備えた島状単結晶シリコン層が形成さ
れている。ｐ^-領域３４の両側にはチャネルカット層と
してｐ⁺ 不純物領域３３が形成されている。

【００８１】図２９を参照して、島状単結晶シリコン層
を覆うようにシリコン酸化膜１１が形成される。このシ
リコン酸化膜１１の上にはレジスト膜４が形成される。

【００８２】図３０を参照して、エッチバック法を用い
てレジスト膜４とシリコン酸化膜１１とが除去される。
これにより、島状単結晶シリコン層の間に研磨のストッ
パ材として働くシリコン酸化膜１１２が埋込まれる。

【００８３】図３１に示すように、シリコン酸化膜１１
２を研磨のストッパ材として用いて、島状単結晶シリコ
ン層の表面が均一に研磨され、平滑化される。

【００８４】その後、図３２に示すように、酸化膜５と
ゲート電極用の多結晶シリコン層６が全面上に形成され
る。この多結晶シリコン層６には低抵抗化のために不純
物がドープされる。

【００８５】図３３に示すように、フォトリソグラフィ
ー技術を用いて選択的にエッチングされることにより、
ゲート電極６１とゲート酸化膜５１が島状単結晶シリコ
ン層の上に形成される。このとき、島状単結晶シリコン
層の間の領域は、既に研磨のストッパ材として用いられ
たシリコン酸化膜１１２によって既に埋込まれているの
で、ゲート電極６１を形成するための異方性エッチング
工程において多結晶シリコン層の残渣が島状単結晶シリ
コン層の側壁部に形成されることはない。

【００８６】実施例Ｄ 図３４〜図３７は研磨工程において用いられたストッパ
材で島状単結晶シリコン層の間を埋めた場合のＳＯＩ構
造の半導体装置の製造方法の別の実施例を工程順に示す
部分断面図である。

【００８７】図３４を参照して、結晶亜粒界３１を含む
単結晶シリコン層３が絶縁層２の上に形成される。

【００８８】図３５を参照して、まず、結晶亜粒界を含
む単結晶シリコン層の部分が除去されることにより、島
状単結晶シリコン層３２が形成される。このとき、能動
素子を形成する部分を島状に整形し、その中に結晶亜粒
界を含まないようにしてもよい。

【００８９】次に、図３６を参照して、島状単結晶シリ
コン層３２の上を覆い、かつそれらの間に埋め込むよう
に多結晶シリコン層１２が形成される。この多結晶シリ
コン層１２の膜厚は５０００Å以上あれば十分である。
図３６で１点鎖線で示されるように、島状単結晶シリコ
ン層３２の表面層を所望の深さまで多結晶シリコン層１
２の側から研磨する。

【００９０】これにより、図３７に示すように、表面は
平滑で、均一な島状単結晶シリコン層３２１が得られ
る。島状単結晶シリコン層３２１の間には多結晶シリコ
ン層１２１が埋め込まれている。このようにして、多結
晶シリコン層１２１が研磨のストッパ材として用いられ
る。なお、このプロセスで結晶亜粒界に起因する結晶欠
陥の発生は起こらず、研磨処理自体による単結晶シリコ
ン層の剥離等も起こらない。

【００９１】その後、能動素子は通常のプロセスにした
がって図３８に示すように形成される。図３８は、ＬＯ
ＣＯＳ分離を用いた場合のトランジスタ形成例を示して
いる。ＬＯＣＯＳ分離の代わりにメサ分離を用いてもよ
い。また、図３９は、図３８の構造を上方から見た平面
図である。図３８および図３９に示すように、多結晶シ
リコン層１２１はトランジスタのソースまたはドレイン
領域に埋め込まれるように存在する。しかしながら、ト
ランジスタのチャネル領域に多結晶シリコン層１２１が
形成されないように配置されれば、素子の特性に何ら影
響は生じない。すべての素子形成領域を単結晶の部分か
ら構成されれば問題は生じないが、図３８および図３９
に示すようにソースまたはドレイン領域の部分に多結晶
シリコン層１２１が存在しても、不純物の拡散等に注意
して形成されれば、良好な特性を有するトランジスタが
形成可能である。

【００９２】図４０は上記の実施例で用いられる剛体研
磨法を示す模式的な断面図である。剛体研磨法において
は、シリコンよりも研磨されがたい物質からなる定盤３
００が用いられる。ＳＯＩ構造を有するシリコン単結晶
基板としてのウエハ１００は回転可能な支持板４００に
よって支持される。ウエハ１００の研磨される面を定盤
３００に押し当てながら回転させることにより、ウエハ
１００の上面に形成された単結晶シリコン層表面が研磨
される。この場合、研磨剤として、たとえばコロイダル
シリカが用いられる。定盤として、たとえばシリコン酸
化物が用いられる。研磨の際の単結晶半導体層への汚染
を防止することが可能であれば、定盤として金属を用い
てもよい。なお、図４０に示される剛体研磨法によれ
ば、取り代となる膜として単結晶シリコン層と研磨速度
の異なるものを用いても、良好な平坦性を有する単結晶
シリコン層を得ることができるが、より高度の平坦性を
得るには、研磨速度が単結晶シリコン層と等しいか、あ
るいは単結晶シリコン層の研磨速度に近い研磨速度を有
する物質を用いることが好ましい。

【００９３】上述の実施例によって詳細に説明された本
発明の半導体装置の製造方法を要約すれば、その製造工
程は概略的には図４１に示される。図４１を参照して、
絶縁層の上に形成された非単結晶半導体層を加熱し、所
定の温度分布を有するように溶融させることにより、非
単結晶半導体層が単結晶化する（ステップ５０１）。得
られた単結晶半導体層に熱処理を施す前に、溶融時の温
度分布において高温部に対応する単結晶半導体層が選択
的に除去される（ステップ５０２）。その後、得られた
島状単結晶半導体層に能動素子が形成される（ステップ
５０４）。このとき、能動素子が形成される前に、デバ
イス性能の不均一の原因となる島状単結晶半導体層の表
面の凹凸を軽減するために、あるいは島状単結晶半導体
層の膜厚を薄くし、デバイス性能を向上させるために、
島状単結晶半導体層の表面層を研磨によって除去し、そ
の表面が平滑にされてもよい（ステップ５０３）。

【００９４】

【発明の効果】以上のようにこの発明の製造方法によれ
ば、結晶亜粒界または結晶粒界を含む単結晶半導体層の
領域が予め除去されているので、能動素子の形成工程に
おいて酸化処理や熱処理が施されても新たな結晶欠陥が
発生することはない。これにより、ＳＯＩ構造の半導体
装置において能動素子の特性のばらつきや動作不良の発
生が著しく抑制され得る。また、結晶粒界や結晶亜粒界
を含む単結晶シリコン層の領域が予め除去されているの
で、単結晶半導体層の表面の凹凸を軽減するために研磨
処理が施されても、新たな欠陥が発生することはない。
したがって、その表面が均一で平滑な単結晶半導体層を
絶縁層の上に形成することができるとともに、ＳＯＩ構
造の半導体装置の高性能化を図ることが可能となる。

【００９５】また、この発明の半導体装置によれば、結
晶亜粒界を含まない単結晶シリコン島内にトランジスタ
の領域が形成されるので、ＳＯＩ構造の半導体装置にお
いて能動素子の特性のばらつきや動作不良の発生が抑制
され得る。

【図面の簡単な説明】

【図１】この発明に従った半導体装置の製造方法の第１
実施例の第１工程を示す断面図である。

【図２】この発明に従った半導体装置の製造方法の第１
実施例の第２工程を示す断面図である。

【図３】この発明に従った半導体装置の製造方法の第１
実施例の第３工程を示す断面図である。

【図４】この発明に従った半導体装置の製造方法の第１
実施例の第４工程を示す断面図である。

【図５】この発明に従った半導体装置の製造方法の第１
実施例の第５工程を示す断面図である。

【図６】この発明に従った半導体装置の製造方法の第１
実施例の第６工程を示す断面図である。

【図７】この発明に従った半導体装置の製造方法の第１
実施例の第７工程を示す断面図である。

【図８】この発明に従った半導体装置の製造方法の第１
実施例の第８工程を示す断面図である。

【図９】この発明に従った半導体装置の製造方法の第１
実施例の第９工程を示す断面図である。

【図１０】図１、図２および図９に対応する平面図
（Ａ）、（Ｂ）および（Ｃ）である。

【図１１】図９に示される半導体装置の詳細な断面構造
を示す部分断面図である。

【図１２】この発明に従った半導体装置の製造方法の第
２実施例の第１工程を示す断面図である。

【図１３】この発明に従った半導体装置の製造方法の第
２実施例の第２工程を示す断面図である。

【図１４】この発明に従った半導体装置の製造方法の第
２実施例の第３工程を示す断面図である。

【図１５】この発明に従った半導体装置の製造方法の第
２実施例の第４工程を示す断面図である。

【図１６】この発明に従った半導体装置の製造方法の第
２実施例の第５工程を示す断面図である。

【図１７】この発明に従った半導体装置の製造方法の第
２実施例の第６工程を示す断面図である。

【図１８】この発明に従った半導体装置の製造方法の第
３実施例の第１工程を示す断面図である。

【図１９】この発明に従った半導体装置の製造方法の第
３実施例の第２工程を示す断面図である。

【図２０】この発明に従った半導体装置の製造方法の第
３実施例の第３工程を示す断面図である。

【図２１】この発明に従った半導体装置の製造方法の第
３実施例の第４工程を示す断面図である。

【図２２】この発明に従った半導体装置の製造方法の第
３実施例の第５工程を示す断面図である。

【図２３】この発明に従った半導体装置の製造方法にお
ける研磨工程の第１実施例の第１工程を示す断面図であ
る。

【図２４】この発明に従った半導体装置の製造方法にお
ける研磨工程の第１実施例の第２工程を示す断面図であ
る。

【図２５】この発明に従った半導体装置の製造方法にお
ける研磨工程の第１実施例の第３工程を示す断面図であ
る。

【図２６】この発明に従った半導体装置の製造方法にお
ける研磨工程の第２実施例の第１工程を示す断面図であ
る。

【図２７】この発明に従った半導体装置の製造方法にお
ける研磨工程の第２実施例の第２工程を示す断面図であ
る。

【図２８】この発明に従った半導体装置の製造方法にお
ける研磨工程の第３実施例の第１工程を示す断面図であ
る。

【図２９】この発明に従った半導体装置の製造方法にお
ける研磨工程の第３実施例の第２工程を示す断面図であ
る。

【図３０】この発明に従った半導体装置の製造方法にお
ける研磨工程の第３実施例の第３工程を示す断面図であ
る。

【図３１】この発明に従った半導体装置の製造方法にお
ける研磨工程の第３実施例の第４工程を示す断面図であ
る。

【図３２】この発明に従った半導体装置の製造方法にお
ける研磨工程の第３実施例の第５工程を示す断面図であ
る。

【図３３】この発明に従った半導体装置の製造方法にお
ける研磨工程の第３実施例の第６工程を示す断面図であ
る。

【図３４】この発明に従った半導体装置の製造方法にお
ける研磨工程の第４実施例の第１工程を示す断面図であ
る。

【図３５】この発明に従った半導体装置の製造方法にお
ける研磨工程の第４実施例の第２工程を示す断面図であ
る。

【図３６】この発明に従った半導体装置の製造方法にお
ける研磨工程の第４実施例の第３工程を示す断面図であ
る。

【図３７】この発明に従った半導体装置の製造方法にお
ける研磨工程の第４実施例の第４工程を示す断面図であ
る。

【図３８】研磨工程の第４実施例を用いて製造される半
導体装置の断面構造を示す断面図である。

【図３９】図３８に示された半導体装置を上方から見た
平面図である。

【図４０】この発明に従った半導体装置の製造方法にお
ける研磨工程に用いられる剛体研磨法を概念的に示す断
面図である。

【図４１】この発明に従った半導体装置の製造方法を概
略的に示す工程図である。

【図４２】従来の反射防止膜を用いた溶融再結晶化法の
代表的な製造工程を示す断面斜視図である。

【図４３】従来の溶融再結晶化法の第１工程を示す断面
図である。

【図４４】従来の溶融再結晶化法の第２工程を示す断面
図である。

【図４５】従来の溶融再結晶化法の第３工程を示す断面
図である。

【図４６】従来の溶融再結晶化法において溶融した多結
晶シリコン層内の温度分布を示すグラフである。

【図４７】従来の溶融再結晶化法によって形成された単
結晶シリコン層の表面粗さの測定結果を示すグラフであ
る。

【図４８】従来の半導体装置の製造方法の第１工程を示
す断面図である。

【図４９】従来の半導体装置の製造方法の第２工程を示
す断面図である。

【図５０】従来の半導体装置の製造方法の第３工程を示
す断面図である。

【図５１】従来の半導体装置の製造方法の第４工程を示
す断面図である。

【図５２】従来の半導体装置の製造方法の第５工程を示
す断面図である。

【図５３】従来の半導体装置の製造方法の第６工程を示
す断面図である。

【図５４】従来の半導体装置の製造方法の第７工程を示
す断面図である。

【図５５】従来の半導体装置の製造方法の第８工程を示
す断面図である。

【図５６】従来の半導体装置の製造方法の第９工程を示
す断面図である。

【図５７】従来の半導体装置の製造方法の第１０工程を
示す断面図である。

【図５８】従来の半導体装置の製造方法の第１１工程を
示す断面図である。

【図５９】反射防止膜を用いた溶融再結晶化法によって
形成された直後の単結晶シリコン層の観察された表面の
状態を模式的に示す平面図である。

【図６０】反射防止膜を用いた溶融再結晶化法によって
得られた単結晶シリコン層の表面に熱酸化膜を形成した
後に観察された表面の状態を模式的に示す平面図であ
る。

【図６１】図４９、図５２および図５８に対応する平面
図（Ａ）、（Ｂ）および（Ｃ）である。

【符号の説明】

２ 絶縁層 ３ 単結晶シリコン層 ３１ 結晶亜粒界 ３２ 島状単結晶シリコン層

Claims (2)

【特許請求の範囲】
1. 【請求項１】 再結晶シリコン層を有する半導体装置で
   あって、 絶縁体層と、 前記絶縁体層の表面上に形成され、結晶亜粒界を含まな
   い単結晶シリコン島と、 前記単結晶シリコン島内に形成された領域を含むトラン
   ジスタとを備えた、半導体装置。
2. 【請求項２】 絶縁体層の上に形成された半導体層内に
   能動領域を備えた半導体装置の製造方法であって、 非単結晶半導体層を加熱し、所定の温度分布を有するよ
   うに溶融させて前記非単結晶半導体層を単結晶半導体層
   に変える工程と、 前記溶融時の温度分布において高温部に対応する前記単
   結晶半導体層の一部分を選択的に除去することによって
   島状単結晶半導体層を形成する工程と、 前記島状単結晶半導体層を処理して前記島状単結晶半導
   体層に能動素子を形成する工程とを備えた、半導体装置
   の製造方法。