KR970003848B1 - 반도체 장치 및 그 제조방법 - Google Patents

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다카시 잇뽀시
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미쓰비시덴키 가부시키가이샤
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Abstract

요약없슴

Description

반도체 장치 및 그 제조방법
제 1 도는 이 발명에 따른 반도체장치의 제조방법의 제 1 실시예의 제 1 공정을 표시하는 단면도.
제 2 도는 이 발명에 따른 반도체장치의 제조방법의 제 1 실시예의 제 2 공정을 표시하는 단면도.
제 3 도는 이 발명에 따른 반도체장치의 제조방법의 제 1 실시예의 제 3 공정을 표시하는 단면도.
제 4 도는 이 발명에 따른 반도체장치의 제조방법의 제 1 실시예의 제 4 공정을 표시하는 단면도.
제 5 도는 이 발명에 따른 반도체장치의 제조방법의 제 1 실시예의 제 5 공정을 표시하는 단면도.
제 6 도는 이 발명에 따른 반도체장치의 제조방법의 제 1 실시예의 제 6 공정을 표시하는 단면도.
제 7 도는 이 발명에 따른 반도체장치의 제조방법의 제 1 실시예의 제 7 공정을 표시하는 단면도.
제 8 도는 이 발명에 따른 반도체장치의 제조방법의 제 1 실시예의 제 8 공정을 표시하는 단면도.
제 9 도는 이 발명에 따른 반도체장치의 제조방법의 제 1 실시예의 제 9 공정을 표시하는 단면도.
제10도는 제 1 도, 제 2 도 및 제 9 도에 대응하는 평면도(A), (B) 및 (C)이다.
제11도는 제 9 도에 표시되는 반도체장치의 제조방법의 제 2 실시예의 제 1 공정을 표시하는 단면도.
제12도는 이 발명에 따른 반도체장치의 제조방법의 제 2 실시예의 제 1 공정을 표시하는 단면도.
제13도는 이 발명에 따른 반도체장치의 제조방법의 제 2 공정을 표시하는 단면도.
제14도는 이 발명에 따른 반도체장치의 제조방법의 제 2 실시예의 제 3 공정을 표시하는 단면도.
제15도는 이 발명에 따른 반도체장치의 제조방법의 제 2 실시예의 제 4 공정을 표시하는 단면도.
제16도는 이 발명에 따른 반도체장치의 제조방법의 제 2 실시예의 제 5 공정을 표시하는 단면도.
제17도는 이 발명에 따른 반도체장치의 제조방법의 제 2 실시예의 제 6 공정을 표시하는 단면도.
제18도는 이 발명에 따른 반도체장치의 제조방법의 제 3 실시예의 제 1 공정을 표시하는 단면도.
제19도는 이 발명에 따른 반도체장치의 제조방법의 제 3 실시예의 제 2 공정을 표시하는 단면도.
제20도는 이 발명에 따른 반도체장치의 제조방법의 제 3 실시예의 제 3 공정을 표시하는 단면도.
제21도는 이 발명에 따른 반도체장치의 제조방법의 제 3 실시예의 제 4 공정을 표시하는 단면도.
제22도는 이 발명에 따른 반도체장치의 제조방법의 제 3 실시예의 제 5 공정을 표시하는 단면도.
제23도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 1실시예의 제 1 공정을 표시하는 단면도.
제24도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 1실시예의 제 2 공정을 표시하는 단면도.
제25도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 1실시예의 제 3 공정을 표시하는 단면도.
제26도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 2실시예의 제 1 공정을 표시하는 단면도.
제27도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 2실시예의 제 2 공정을 표시하는 단면도.
제28도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 3실시예의 제 1 공정을 표시하는 단면도.
제29도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 3실시예의 제 2 공정을 표시하는 단면도.
제30도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 3실시예의 제 3 공정을 표시하는 단면도.
제31도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 3실시예의 제 4 공정을 표시하는 단면도.
제32도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 3실시예의 제 5 공정을 표시하는 단면도.
제33도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 3실시예의 제 6 공정을 표시하는 단면도.
제34도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 4실시예의 제 1 공정을 표시하는 단면도.
제35도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 4실시예의 제 2 공정을 표시하는 단면도.
제36도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 4실시예의 제 3 공정을 표시하는 단면도.
제37도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 4실시예의 제 4 공정을 표시하는 단면도.
제38도는 이 발명의 따른 반도체장치의 제조방법에 있어서의 연마공정의 제 4실시예의 제 5 공정을 표시하는 단면도.
제39도는 제 38 도에 표시된 반도체장치를 위에서 본 평면도.
제40도는 이 발명에 따른 반도체장치의 제조방법에 있어서의 연마공정에 사용되는 강체연마법을 개념적으로 표시하는 단면도.
제41도는 이 발명에 따른 반도체장치의 제조방법을 개략적으로 표시하는 공정도.
제42도는 종래의 반사 방지막을 사용한 용융재결정화법의 대표적인 제조공정을 표시하는 단면사시도.
제43도는 종래의 용융재결정화법의 제 1 공정을 표시하는 단면도.
제44도는 종래의 용융재결정화법의 제 2 공정을 표시하는 단면도.
제45도는 종래의 용융재결정화법의 제 3 공정을 표시하는 단면도.
제46도는 종래의 용융재결정화법에서 용융한 다결정 실리콘 층내의 온도분포를 표시하는 그래프.
제47도는 종래의 용융재결정화법에 의해 형성된 단결정 실리콘층의 표면의 거치름도의 측정결과를 표시하는 그래프.
제48도는 종래의 반도체장치의 제조방법의 제 1 공정을 표시하는 단면도.
제49도는 종래의 반도체장치의 제조방법의 제 2 공정을 표시하는 단면도
제50도는 종래의 반도체장치의 제조방법의 제 3 공정을 표시하는 단면도
제51도는 종래의 반도체장치의 제조방법의 제 4 공정을 표시하는 단면도
제52도는 종래의 반도체장치의 제조방법의 제 5 공정을 표시하는 단면도
제53도는 종래의 반도체장치의 제조방법의 제 6 공정을 표시하는 단면도
제54도는 종래의 반도체장치의 제조방법의 제 7 공정을 표시하는 단면도
제55도는 종래의 반도체장치의 제조방법의 제 8 공정을 표시하는 단면도
제56도는 종래의 반도체장치의 제조방법의 제 9 공정을 표시하는 단면도
제57도는 종래의 반도체장치의 제조방법의 제 10 공정을 표시하는 단면도
제58도는 종래의 반도체장치의 제조방법의 제 11 공정을 표시하는 단면도
제59도는 반사 방지막을 사용한 용융재결화법에 의해 형성된 직후의 단결정실리콘층의 관찰된 표면의 상태를 모식적으로 표시하는 평면도.
제60도는 반사방지막을 사용한 용융재결정화법에 의해 얻어진 단결정실리콘층의 표면에 열산화막을 형성한후에 관찰된 표면의 상태를 모식적으로 표시하는 평면도.
제61도는 제 49도, 제 52도 및 제 58도에 대응하는 평면도(A), (B) 및 (C)이다.
*도면의 주요부분에 대한 부호의 설명*
2 : 절연층3 : 단결정실리콘층
31 : 결정아립계(結晶亞粒界)32 : 도상(島狀)단결정실리콘층
이 발명은, 반도체장치의 제조방법에 관해, 특히 절연체층위에 형성된 반도체층내에 능동영역을 구비한 반도체장치의 제조방법에 관한 것이다.
반도체장치에 있어서, 능동소자를 3차원적으로 적층해서 집적도 또는 기능등을 높이는 것을 목표로한 집적회로를 소위 3차원 집적회로라 칭한다.
이 3차원적 집적회로를 실현하는데는 절연체층상에 단결정 반도체층을 형성한 소위 말하는 SOI(silicon on lnsulation)구조를 형성하는 기술이 중요하게 된다.
절연체층상에 단결정 실리콘층을 형성하는 방법으로는 단결정 실리콘기판에 산소이온을 주입해서 산화막을 기판중에 형성하는 방법(SIMOX), 절연체층장의 비단결정 반도체층을 히터가열하는 용융재결화법, 또는 에너지 범조사에 의한 용융재결정화법등이 생각되고 있다.
특히 에너지 빔조사에 의한 용융재결정화법은, 3차원 집적회로장치를 형성하기 위해서는 불가결의 기술이다.
여기서, 3차원 집적회로장치라는 것은, 종래, 1층이었던 집적회로층을 절연체층을 끼고 다층으로 적층화한 것이며, 종래의 2차원 집적회로장치에 비해, 기능과 집적도의 비약적인 향상을 목표로 한 것이다.
이 용융재결정화법은 절연체층상의 다결정 또는 아몰퍼스의 반도체층을 열처리에 의해 재결정화해서 단결정층을 형성하는 방법이다.
에너지 빔으로는 대출력레이저 또는 전자법이 생각되며, 조작성의 양호한 점으로 보아 레이저를 사용하는 방법이 주류를 이루고 있다.
레이저조사에 의한 용해재결정화법에 의해 단결정 반도체층을 형성하는데는 용융한 반도체 중의 온도분포를 제어해서 임의의 장소로부터 재결정화를 일으키는 것이 필요하게 된다. 온도분포를 제어하는 방법은 여러가지 제안되어 있으나, 어느방법에 의해서도 결정화는 온도가 낮은 장소로부터 시작되고, 고온부로 향해 진행한다.
이 때문에 고온부가 결정화한 후에는 결정 아립계나 결정입계가 발생한다.
예를 들면 온도 분포제어를 위해 반사방지막을 사용한 레이저조사에 의한 용융재결정화법은 미국특허제 4,822,752호에 상세하게 설명되어 있다.
이하, 반사 방지막을 사용한 레이저조사에 의한 용융재결정화법에 의해 단결정 반도체층을 형성하는 방법에 대해 설명한다.
제 42 도는, 종래의 레이저조사에 의한 용융재결정화법의 제조공정의 한예를 표시하는 반도체장치의 단면구조사시도이다.
제 43 도는 내지 제 45 도는, 용융재결정화법의 주요한 공정을 표시한 단면구조도이다. 또 이하에 설명하는 용융재결정법은, 용융한 반도체층증의 온도분포를 임의로 제어하기 위해 반사방지막을 사용하는 방법을 표시하고 있다.
우선 제 42 도 및 제 43 도를 참조해서, 실리콘 단결정기판(1)의 표면상에 실리콘산호막으로 되는 절연층(1)이 형성된다.
이 절연층(2)의 소정영역에 개구부(15)가 형성된다.
이 개구부(15)는 시드부를 구성한다.
절연층(2)의 표면상 및 개구부(15)의 내부에 비단결정 반도체층, 구체적으로는 다결정 실리콘층(13)이 형성된다.
또, 다결정 실리콘층(13)의 표면상에 소정형상의 반사방지막(14)이 형성된다.
이 반사방지막(14)은, 예를 들면 실리콘질화막(Si3N4)이 사용된다.
반사방지막(14)은 절연층(2)중에 형성된 개구부(15)로부터 대략 균등한 위치에 형성된다. (제 42 도 참조). 또, 도시되지 않았으나, 다결정실리콘층(13)과 반사방지막(14)의 전면(全面)상에 얇은 캡막이 재결정화중에 있어서의 표면의 변형을 억제하기 위해 형성되어도 된다.
개구부(15)는 비단결정 반도체인 다결정 실리콘으로 매입되어 있다.
이 때문에, 재결정화되는 다결정 실리콘층(13)의 결정방위는 실리콘 단결정기판(1)에 따라 제어된다.
반사방지막(14)을 구성하는 실리콘질화막의 반사율은, 그 막두께에 따라 주기적으로 극대치와 0을 표시한다.
이를 이용해서, 이 반사율이 0이 되는 막두께를 갖는 실리콘질화막이 반사방지막으로 사용된다. 이 종래의 예에 의하면 약 600Å(60mm)의 막두께를 갖는 실리콘질화막이 반사방지막(14)으로 사용된다.
따라서 제 42 도와 제 43 도에 있어서는, 다결정실리콘층(13)의 표면상에 선택적으로 형성된 반사방지막(14)은 레이저광(70)에 대해 반사율이 0, 즉 거의 모든 입사광을 흡수한다.
이에 대해 반사방지막(14)의 막두께가 0의 영역, 즉 다결정 실리콘(13)의 표면이 노출되어 있는 영역은 레이저광(70)에 대해 약 40%의 반사율을 갖고 있다.
이에 따라 다결정 실리콘층(13)의 전면에 조사되는 레이저광은 반사방지막(14)의 하부에서 잘 흡수되고, 이 영역이 보다높은 온도로 가열된다.
레이저광(70)으로는 파장 488nm, 빔경 120~180㎛ 정도의 것이 사용된다.
또 절연층(2)에는 막두께 1~3㎛의 실리콘산화막, 비단결정 반도체층으로는 약 0.6㎛의 막두께를 갖는 다결정 실리콘층(13)이 사용된다.
반사방지막(14)의 폭은 약 5㎛, 그 위치간격은 15㎛ 정도이다.
레이저광(70)은 다결정 실리콘층(13)의 표면상을 조사하면서 일정한 속도로 이동한다.
이 레이저광(70)이 조사된 다결정 실리콘층(13)은 그 온도가 상승하고, 용융한 상태로 된다. 이때의 다결정 실리콘층(13)의 온도분포는 제 46 도에 표시되어 있다. 제 46 도는, 다결정 실리콘층(13)의 표면 위치와 이 내부온도와의 관계를 표시하는 온도분포도이다.
도면에 표시되는 온도분포에 의하면, 반사방지막(14)의 하부에서 다결정 실리콘층(13)의 내부온도가 보다 높아져 있는 것이 이해된다.
환언하면 개구부(15)의 근방에서 다결정 실리콘층(13)의 내부온도가 낮아져 있다.
다음에, 제 44 도를 참조해서, 레이저광(70)이 통과한 후, 용융한 다결정 실리콘층(13)은 냉각되고, 그 온도가 내려가기 시작하여, 온도가 낮은 영역으로부터 재결정화(고화)하기 시작한다.
제 46 도의 온도분포에 표시되는 바와 같이, 개구부(15) 근방에서는 다결정 실리콘층(13)의 내부온도가 낮아져 있으며, 이 냉각과정에서는 그 개구부(15)에 매입된 다결정 실리콘층(13)이 시드부(16)로서 다결정 실리콘(13)의 재결정화가 시작된다.
이 시드부(16)는 실리콘 단결정기판(1)에 접속되어 있다.
그 때문에, 실리콘 단결정기판(1)의 결정방위와 같은 방위를 갖는 단결정 실리콘영역(3a)이 시드부(16)로부터 그 주위에 퍼진다.
제 45 도를 참조해서, 재결정화가 종료된 다결정 실리콘층은 균질한 단결정 실리콘층(3)으로 변화한다. 그후, 반사방지막(14)이 제거된다.
이와 같이 해서 단결정 반도체층이 형성되면 반사방지막의 하부는 보다 고온이 되어 있으므로 다결정 실리콘층의 재결정화는 반사방지막사이의 시드부로부터 시작해서 반사방지막의 하부를 향해 진행한다.
이 때문에, 반사방지막의 하부에 있어서, 반사방지막의 양측으로부터 설장해온 결정이 충돌하게 된다. 이 성장결정이 충돌한 위치에 결정아립계(31)가 발생한다(제 45 도 참조).
여기서, 반사방지막사이의 각각의 반도체층은 단결정으로 되어 있으나, 반사방지막을 통해서 인접한 반도체층은 따로따로 결정성장하기 때문에, 엄밀하게 말하면, 이들의 결정방위는 약간 변화되어 있다.
이 경계부분으로서 결정아립계(31)가 형성된다. 이와 같은 결정아립계(31)는 반사방지막의 아래에 발생하기 때문에, 그 위치제어가 가능하다.
시드부(개구부)를 형성하지 않고 재결정화를 했을 때에도, 반사방지막사이의 각각의 반도체층은 단결정으로 형성된다. 그러나, 이때, 이 단결정의 결정방위를 규정하는 것이 존재하지 않으므로, 반사방지막을 통해서 인접한 반도체층은 각각의 결정방위를 갖는다. 즉, 이 경우, 반사방지막의 하부에 형성되는 경계는 결정입계로서 형성된다. 이와 같은 결정입계 또는 결정아립계가 단결정 실리콘층내에 형성된 능동소자의 특성에 미치는 영향은, Japanese Journal of Applied Physics, Vo122, 1983, Supplement 22-1, PP217~221 나, Extended Abstracts of the 17th Conference on Solid State Devices and Materials, Tokyo, 1985, PP147~150에 보고되어 있다.
이에 의하면, MOS 전계효과 트랜지스터의 채널영역에 결정입계가 존재하면 리크전류의 증대등이 야기된다.
이 때문에, IEEE Electron Devicd Letters, Vol EDL-7, No, 3, March 1986, PP193~195에 개시된 선행 기술에서는, MOS 전계효과 트랜지스터의 채널영역의 결정립계 또는 결정아립계가 존재하지 않도록 트랜지스터의 능동영역의 규정되어 있다.
즉, 후술하는 바와 같이 제50도에 표시하는 바와 같이 단결정 실리콘층(3)내의 결정아립계(31)의 영역을 포함하지 않도록 실리콘질화막(181)이 패터닝된다.
능동영역이 실리콘질화막(181)의 밑의 결정아립계를 포함하지 않는 단결정 실리콘층(3)의 영역에 형성된다.
이 일로해서, 채널영역이외에서도, 예를 들어 소스, 드레인 영역에 결정아립계난 결정입계가 존재해도, pn접합부에 결정아립계가 존재하지 않으면, 소스, 드레인영역은 불순물을 고농도로 함유해서 저저항화되어 있기 때문에, 결정아립계나 결정립계의 존재가 능동소자의 특성에 악영향을 미치지 않는다고 생각되었었다.
또 상술한 바와 같은 반사방지막을 사용한 용융재결정화법에 의해 형성되는 산결정 실리콘층(3)의 표면은, 제 45 도에 표시되는 바와 같이 물결치고 있으며 그 표면에는 거치른 요철(凹凸)이 형성되어 있다.
제 47 도는, 제 45 도에 표시된 단결정 실리콘층(3)의 표면의 거치름의 측정결과를 표시하는 그래프이다.
이 측정예는 재결정화 반도체층은 두께가 550nm의 경우를 표시하고 있다.
이 때 표면의 요철은 ± 약 60nm(0.06㎛)이상이다.
이와 같이 재결정화한 단결성 실리콘층(3)의 표면이 물결치고, 또 그 표면에 요철이 형성되는 것은, 반사방지막(14)이 용융한 다결정 실리콘층(13)의 표면상을 부분적으로 덮고 있는데 기인한다. 즉 다결정 실리콘층(13)이 재결정화될때, 반사방지막(14)의 하부의 층이 반사방지막(14)의 사이의 영역보다도 더욱더 고온이 되어 있다.
이 때문에 반사방지막(14)의 사이의 영역이 먼저 고화하고, 반사방지막(14)의 하부가 이보다도 늦게 고화하게 된다.
용융물의 온도가 고온이면 고온일수록, 그 표면장력은 낮아지므로, 단결정 실리콘층(3)은, 제 45 도에 표시되는 바와 같이 먼저 고화하는 부분(3a)이 블록부가 되고, 후에 고화하는 부분(3b)이 오목부가 되어 고화한다.
이 때문에 단결정 실리콘층(3)의 표면에는, 제 45 도에 표시되는 바와 같이 반사방지막(14)의 위치에 대응해서 요철이 생긴다.
반사방지막(14)의 폭은 약 5㎛이고, 반사방지막간의 거리는 약 10㎛이다. 오목부 또는 블록부는 약 15㎛마다에 존재한다. 이와 같은 표면의 요철은 단결정 실리콘층(3)의 표면에 능동소자를 형성할 때 여러가지의 프로세스에 불합리한 현상을 일으켜 디바이스성능의 불균일의 원인이 된다.
또, 이와 같은 절연체상의 단결정 반도체층에 디바이스를 형성하는 경우, 이 반도체층의 두께를 0.1㎛, 또는 보다 더 얇게 하면 디바이스성능이 향상한다는 것이 알려져 있다.
그러나, 상술한 바와 같이 단결정 반도체를 표면에 요철이 존재하면 그 박막화는 곤란해진다.
상기와 같은 표면의 요철을 경감하는 방법으로 단결정 반도체층의 표면을 연마하는 방법이 생각된다. 특히 연마패드를 사용하지 않고 SiO2등의 강체를 정판으로해서 사용하는 소위말하는 강체연마법이 표면의 요철을 경감하는 방법으로 유망시킨다.
이 강체연마법을 사용해 단결정 반도체층을 연마하였던 바, 이 단결정 반도체층의 표면의 요철은 수십옹스트롱이하에서 경면(鏡面)이 되어 있음이 광학현미경 및 주사전자현미경관찰에 의해 확인되었다.
그러나, 상술한 바와 같이 결정립계나 결정아립계가 능동영역에 존재하지 않도록 능동소자를 단결정 반도체층에 형성하였더라도, 능동소자의 특성에 변화가 상당히 크게 존재하는 것이 문제가 있었다.
그래서, 통상의 능동소자의 형성공정을 거쳐 단결정 반도체층의 결정성을 조사한 바, 단결정 반도체층의 형성직후에는 관찰되지 않은 새로운 결정결합이 발생해 있는 것이 본원발명자등에 의해 발견되었다.
제 48 도~제 58 도는 종래의 SOI 구조를 사용한 CMOS트랜지스터의 제조방법을 공정순으로 표시하는 부분단면도이다.
이하 이들 도면을 참조해, 종래의 SOI 구조를 사용해 MOS 트랜지스터를 형성하는 방법에 대해 설명하는 동시에 이 경우의 문제점에 대해 설명을 한다.
제 48 도를 참조해서 SOI의 구조의 단결정 반도체층이 형성된 직후의 상태가 표시되어 있다.
실리콘 단결기판(1)에는 SiO3로 되는 절연층(2)이 형성되어 있다.
절연층(2)상에는 단결정 실리콘등(3)이 형성되어 있다. 이 단결정 실리콘층(3)에는 상술한 바와 같이 결정아립계(31)가 일정한 간격을 두고, 존재하고 있다.
제 49 도를 참조해서 밑받침 산화막(17)이 열산화에 의해 단결정 실리콘층(3)상에 형성된다.
이 밑받침 산화막(17)은 단결정 실리콘층(3)의 표면결합을 제거하기 위해 형성된다.
이 밑받침 산화막(17)은 다음 공정의 소자분리 영역형성시의 밑받침 산화막으로도 사용된다.
계속해서 실리콘 질화막(18)이 밑받침 산화막(17)의 전면상에 CVD법에 의해 형성된다. 밑받침 산화막(17) 및 실리콘 질화막(18)의 막두께는 각각 500Å, 1000Å이다.
다음에 제 50 도를 참조해서 포토리소그래피 기술을 사용해서 소자형성 영역상에만 레지스트막(45)이 형성된다. 패터닝된 레지스트막(45)를 마스크로 사용해서 실리콘 질화막이 제거됨으로써 실리콘 질화막(181)이 잔존하게 된다.
제 51 도를 참조해서 PMOS트랜지스터 형성영역에 레지스트막(42)이 형성된다. 레지스트막(42) 및 (45)을 마스크로 사용해서 보론(B)이온이 밑받침 산화막(17)을 통해서 단결정 실리콘층(3)내에 주입된다.
이 때의 보론의 주입량은 3×1013cm-2정도이다.
제 52 도를 참조해서, 레이저스타막(42) 및 (45)를 제거한 후, 실리콘 질화막(181)을 마스크로해서 열산화함으로써 두꺼운 분리산화막(171)이 형성된다.
이와 동시에, 보론이 주입된 영역에 채널커트층으로서 P+불수물영역(33)이 형성된다.
제 53 도에 표시하는 바와 같이, 실리콘 질화막(181)을 제거한 후, pMOS 트랜지스터 형성영역만에 레이저스터막(4)이 형성된다.
이 레지스터막(4)을 마스크로 사용해서 nMOS 트랜지스터 형성영역의 단결정 실리콘(39)에 보론이온이 주입된다.
이와 같이 해서, 제 54 도에 표시하는 바와 같이 P 영역(34)이 형성된다. 다음에 nMOS 트랜지스터 형성영역에만 형성된 레지스트막(4)를 마스크로 사용하여 인(P)이온이 PMOS 트랜지스터 형성영역의 단결정 실리콘층(39)에 주입한다.
이때 보론 및 인의 주입량은, 각각 nMOS, pMOS 트랜지스터의 설정임계치전압에 따라 결정된다.
제 55 도에 표시하는 바와 같이, n-영역(35)이 형성된다.
레지스트막(4)에 제거된후, 밑받침 산화막(17)이 제거된다. 그후, 게이트 산화막(51)이 형성된다.
게이트 산화막이 막두께는 수백 Å이다.
전면상에 게이트전극용의 다결정 실리콘층이 CVD 법에 의해 약 3000Å 정도의 막두께로 형성된다.
이 다결정 실리콘층에 불순물을 도프함으로써 저저항화를 도모한 후에, 패터닝된 레지스터막(44)을 마스크로 사용해서 다결정 실리콘층이 선택적으로 제거된다.
이로 인해, 게이트전극(61)이 형성된다.
제 56 도에 표시하는 바와 같이, pMOS 트랜지스터 형성영역에만 레지스터막(42)이 형성된다. 레지스터막(42) 및 (44)를 마스크로 사용해, nMOS트랜지스터의 소스 및 드레인형성영역에 비소(As)이온이 주입된다.
또 제 57 도에 표시하는 바와 같이, 소스 및 드레인영역으로서의 n+불순물영역(36)이 형성된 nMOS 트랜지스터 영역만에 레이저스트막(4)이 형성된다.
이 레지스트막(4)을 마스크로 사용해서, pMOS 트랜지스터의 소스 및 드레인형성영역에 비소(As)이온이 주입된다.
최후로 제 58 도에 표시하는 바와같이, 소스 및 드레인영역으로서의 P+불순물영역(37)이 형성된다. 레지스트막(4)을 제거한 후, 전면상에 층간절연막(7)이 형성된다.
이 층간절연막(7)에 콘택트공이 형성된 후, 각 소스 및 드레인영역에 전기적으로 접촉하도록 금속배선층(8)이 형성된다. 통상의 SOI구조의 다비이스에 있어서는 또 절연체층과 배선층을 형성해서 소위 말하는 다층배선구조를 형성하는 경우가 많다.
이상, 종래의 SOI구조를 갖는 반도체장치의 형성방법을 설명해왔으나, 이 제조공정중에서 SOI의 결정성을 조사한 결과는, 모식적으로 제 59 도 및 제 60 도에 표시된다. 제 59 도는, 제 48 도에 표시되는 공정에 있어서 단결정 실리콘층(3)의 표면을 관찰한 것이다.
상술한 바와 같이, 반사방지막의 하부에 그 위치가 제어되어 결정아립계(31)가 존재하는 것외는, 다른 결정결함은 거의 관찰되고 있지 않다.
또 이때의 결정결합밀도는 104cm-2이하이고, 통상의 벌크의 실리콘 단결정기판과 같은 정도이다. 한편, 제 60 도는 제 49 도에 표시되는 공정에 있어서 밑받침 산화막(17)을 단결정 실리콘층(3)상에 형성한 직후의 단결정 실리콘층(3)의 표면을 관찰한 것이다.
이에 의하면, 결정아립계(31)을 기점으로해서 일정한 방향으로 뻗을 수 있도록 많은 결정결함(19)이 새로이 발생해 있는 것이 인정된다.
이와 같은 새로운 결정결함은 단결정 실리콘층 형성직후에 열처리(비산화성 분위기에서의 어닐)를 했을 때와 단결정 실리콘층을 산화했을때에 결정아립계 또는 결정립계를 기점으로 해서 발생하는 것이 본원발명자등에 의해 판명되었다.
또, 이 결함은 제 60 도에 표시하는 바와 같이(110)방향(또는 (111)방향)에 따라 발생하고 있다. 또 산화공정을 거친쪽이 열처리를 한 것에 비해, 발생빈도가 높은 것이 판명되었다. 이 결함은 제 60 도에 표시되는 바와 같이 선상으로 발생한다.
산화공정을 거친것에서는 3×105cm-2정도, 열처리만을 거친것에서는 104cm-2정도의 밀도에서 결함은 발생하고 있다. 이로 부터, 이 새로운 결정결함은, 단결정 실리콘층 형성직후에 결정립계 또는 결정아립계에 존재하는 잉여실리콘이나 공격자들의 점결함이 산화 또는 어닐프로세스중에 가해지는 스트레스와 관계해서 단결정 실리콘층내를 이동함으로써 발생하는 것(점결함인채로 존재하는 것이나 평면을 형성해서 적층결함으로 되는 것)으로 생각된다.
이 결정결함의 발생에 의해 능동소자의 특성의 변화가 크게 된다고 생각된다.
예를 들면 MOS트랜지스터의 임계지전압(Vth)이나 전류구동능력등의 변화가 이 결정결함의 존재에 의해 크게 된다고 생각된다.
또 채널영역을 가로질러 이 결함이 발생하면, 이 결함에 따라 확산하고 소스, 드레인이 도통한다는 치명적인 불량이 되어, MOS트랜지스터의 동작불량을 일으키게 된다. 이들로부터, SOI구조의 능동소자의 고성능화를 도모하기 위해서는 이와 같은 결함이 발생하지 않도록 할 필요가 있다.
제 61 도의 (A), (B), (C)는 각각 제49도, 제52도, 제58도에 대응하는 평면도이다.
제 49 도, 제 52 도, 제 58 도는 각각 제 61 도의 (A), (B), (C)의 X-X선에 따른 방향에서 본 단면을 표시한다.
제 61 도의 (A)에 표시되는 바와 같이 결정아립계(31)를 기점으로 해서 일정한 방향으로 뻗도록 많은 결정결함(19)이 새로 발생되어 있는 것이 확인된다.
그 후 제 61 도의 (B)에 표시되는 바와 같이 MOS트랜지스터 형성영역의 단결정 실리콘층(39)을 둘러싼 영역에 두꺼운 분리산화막(171)이 형성되면, 결정아립계는 그 분리산화막에 흡수된다.
그러나, 결정결함(19)은, 그 영처리에 의해 증가하고, MOS트랜지스터 형성영역의 단결정 실리콘층(39)내에 잔류한다.
최후로 게이트전극(61)이 형성되고, 소스 및 드레인영역으로서의 n+불순물영역(36)과 p+불순물영역(37)이 형성된 후에도, 결정결함(19)은 소스 및 드레인영역, 채널영역내에 뻗어서 잔류한다.
또 제 61 도에 표시한대로 단결정 실리콘층(3)이 형성된 직후에 단결정 실리콘층(3)의 표면의 요철을 경감하기 위해 연마하면, 이것도 마찬가지로 제 60 도에 표시되는 바와 같이 결정아립계(31)를 기점으로 해서 새로운 결정결함(19)이 발생하는 것이 본원발명자 등에 의해 판명되었다.
이들의 결함은 단결정 실리콘층 표면을 연마하기전에 관찰되지 않으므로, 연마중에 발생한 것이라고 생각된다. 이런 결함은 전류구동능력이나 임계치 전압등의 디바이스 특성의 변화를 증가시킬뿐 아니라, 디크전류의 증대등 치명적인 결함이 야기된다.
상술한 바와 같이, 결정아립계를 기점으로해서 발생한 결정결함은 SOI구조의 반도체장치에 잔류하면, 아래와 같은 영향을 미친다.
예를 들면, SOI구조에 반도체장치에 있어서 직접화된 메모리셀이 구성되면, 모든 메모리셀사이에 동일한 특성을 만족시킬수가 없다.
모든 메모리셀의 동작속도가 균일하게 안되고, 규격에서 동떨어진 느린 동작속도를 갖는 메모리셀이 존재한다.
이것은 반도체장치의 제조수율을 악화시킨다.
여기서, 이 발명의 목적은, 결정아립계 또는 결정립계에 기인하는 결정결합의 발생을 방지할 수 있도록 단결정 반도체층을 절연체층상에 형성하는 것이다.
이 발명의 하나의 국면에 따른 반도체장치는 제결정 실리콘층을 갖는 반도체장치로서 절연체층과, 단결정 실리콘도(島)와, 트랜지스터를 구비하고 있다.
단결정 실리콘도는 절연층의 표면상에 형성되고 결정아립계를 포함하지 않는다.
트랜지스터는, 단결정 실리콘내에 형성된 영역을 포함한다.
이 발명의 또 하나의 국면에 따른 반도체장치의 제조방법은, 절연체층위에 형성된 반도체층내에 능동영역을 구비한 반도체장치의 제조방법이다.
우선 절연체상에 형성된 비단결정 반도체층을 가열해서, 소정의 온도분포를 갖도록 용융시킨 후 냉각하여 단결정화시킴으로서 비단결정 반도체층이 단결정 반도체층으로 변화된다.
용융시의 온도분포에서 고온부에 대응하는 단결정 반도체층의 일부분을 선택적으로 제거함으로써 도상단결정 반도체층이 형성된다.
도상 단결정 반도체층을 처리해서 도상 단결정 반도체층에 능동소자가 형성된다.
이 발명의 반도체장치에서는, 결정아립계를 포함하지 않은 도상(島狀)다결정 실리콘내에 트랜지스터 영역이 형성된다.
이 때문에 결정아립계에 기인하는 결정결함이 트랜지스터의 영역내에 존재하지 않는다.
이 결과, 단결정 실리콘도층내에 형성되는 트랜지스터의 특성의 변화가 억제된다.
또, 이 발명의 반도체장치의 제조방법에서는, 도상단결정 반도체층에 능동소자를 형성하기 위해 도상단결정 반도체층에 소정의 열처리가 시행되기전에, 용융시의 온도분포에서 고온부에 대응하는 단결정 반도체층의 일부분이 선택적으로 제거된다.
예를 들면 단결정 반도체층에 열처리가 되기 전에 또는 단결정 반도체층의 표면층에 연마가 되기전에, 용융시의 온도분포에서 고온부에 대응하는 단결정 반도체층의 영역이 제거된다.
이 용융시의 온도분포에서 고온부에 대응하는 단결정 반도체층의 영역은, 결정아립계 또는 결정립계가 존재하는 영역에 상당한다.
이 때문에, 결정아립계 또는 결정립계가 존재하는 영역이 미리 제거된 후, 도상단결정 반도체층에 능동소자가 형성된다.
따라서, 열처리 또는 연마처리등에 의해, 결정아립계 또는 결정립계에 기인하는 새로운 결정결함이 발생하는 일은 없다.
이 결과, 도상단결정 반도체층에 형성되는 능동소자의 특성의 변화가 크게되는 일은 없다.
이하, 이 발명에 따른 반도체장치의 제조방법의 실시예에 대해 도면을 사용해서 상세하게 설명한다.
실시예 1
제 1 도~제 9 도는, 이 발명의 제 1의 실시예에 의한 SOI구조를 갖는 CMOS 형 반도체 장치의 제조방법을 공정순으로 표시하는 부분단면도이다.
우선, 제 1 도를 참조해서 SOI구조의 단결정 반도체층이 반사방지막을 사용한 용융재결정법에 의해 형성된 직후의 상태가 표시되고 있다.
실리콘 단결정기판(1)상에는 SiO2로 되는 절연층(2)이 형성되고 있다.
이 절연층(2)상에는 단결정 실리콘층(3)이 형성되어 있다.
단결정 실리콘층(3)은 결정아립계(31)를 갖는다.
제 2 도에 표시한 것과 같이, 포토리소그래피 기술에 의해 패터닝된 레지스트막(41)이 단결정 실리콘층상에 형성된다. 이 레지스트막(41)을 마스크로 사용해서 단결정 실리콘층이 선택적으로 제거됨으로써, 도상단결정 실리콘층(32)이 형성된다. 이 단결정 실리콘층의 선택적 제거는, 결정아립계(31)를 포함하는 영역만을 제거하므로써 이루어진다. 다시말하면, 제 46 도를 참조해서, 재결정화 공정에 있어서 고온도의 부분, 즉 반사방지막(41)의 하부의 영역만이 제거된다. 이와 같이 결정아립계(31)를 포함하는 단결정 실리콘층 부분을 제거하면, 이하의 능동소자의 제조공정에서 열처리나 산화처리가 되어있다 해도 결정아립계를 기점으로하는 새로운 결정결합이 발생하는 일은 없다.
그 후, 제 3 도에 표시하는 바와 같이 pMOS트랜지스터 형성영역에만 레지스트막(42)이 형성된다. 레지스트막(41)과 (42)를 마스크로 사용해서 보론(B)이온이 nMOS트랜지스터 형성영역의 도상단결정 실리콘층(32)의 측벽부에 주입된다. 이 이온주입은, 기판을 회전시키면서 제 3 도에 표시하는 바와 같이 비스듬한 방향에서 보론이론을 주입함으로서 시행된다. 또, 제 3 도에 의하면 nMOS트랜지스터 형성영역과 pMOS트랜지스터 형성영역사이의 간격은 모식적으로 표시되어 있다. 그러나, 상기와 같은 회전경사 각 이온주입을 채용하는 경우에는 쉐도잉을 고려해서 능동소자 형성영역의 배치를 결정할 필요가 있다.
예를 들면, 레지스트막의 두께가 1nm단결정 실리콘층의 막두께가 0.5nm에 있어서 45°의 경사 이온주입을 하는 경우에는 pMOS트랜지스터 형성영역과 nMOS트랜지스터 형성 마스크로 사용해서, 보른(B)이온이 PMOS트랜지스터의 소스 및 드레인 형성영역에 주입된다. 그후, 이 이온주입에 의해 발생한 결정결함의 회복과 불순물의 활성화를 위해 온동 900℃정도로 1시간정도의 열처리가 시행된다. 이로인해, PMOS트랜지스터의 소스 및 드레인영역으로서의 P+불순물영역(37)와 n MOS 트랜지스터의 소스 및 드레인영역으로서의 n+불순물영역(36)이 형성된다.
이와 같이 능동소자의 형성공정에서, 산화처리나 열처리가 시행되나, 새로운 결정결함의 발생은 억제되므로 능동소자의 특성의 개선이 도모된다. 또, 이때 단결정실리콘층에 존재하는 결정결함의 밀도는 104cm-2이하이고, 열처리나 산화처리에 의한 결정결함의 새로운 발생은 상당히 억제되어 있다고 생각된다.
제 9 도에 표시하는 바와 같이, 종래와 같이 층간 절연막((7)과 금속배선층(8)이 형성된다. 또, 제 4 도 및 제 5 도에 표시되어 있는 공정에서 레지스트막(4)이 단결정 실리콘상에 직접형성되어 있으나, 단결정 실리콘층의 표면을 보호하기 위해 sio2등의 막으로 단결정 실리콘층의 표면을 덮은 후, 레지스트막(4)을 형성해도 된다.
이때의 sio2막은 열산화막이나 CVD막이라도 좋다.
제 10 도의 (A), (B), (C)는 각각 제 1 도, 제 2 도, 제 9 도에 대응하는 평면도이다.
제 1 도, 제 2 도, 제 9 도는 각각 제 10 도의 (A), (B), (C)의 X-X선에 따른 방향에서 본 단면을 표시하고 있다. 제 10 도의 (A)에 표시하는 바와 같이 단결정 실리콘층(3)내에는 결정아립계(31)가 포함되어 있다. 제 10 도의 (B)에 표시되는 바와 같이 도상단결정 실리콘층(32)이 형성된다.
이 도상단결정 실리콘층(32)의 패터닝은, 사진제판 고정을 수반한다.
이와 같이 사진제판 공정등의 200℃이하의 열처리라고하면, 결정 아립계를 기인으로 하는 결정결함을 발생하지 않는다.
본원 발명자는, 600-700℃이상의 열처리, 예를 들면 CVD법에 의한 막형성이나 열산화처리가 되면, 결정아립계를 기인으로하는 결정결함이 발생되는 것을 발견하였다.
따라서 그후, 제 10 도의 (C)에서 표시한 바와 같이 게이트전극(61)이 형성되고, 소스 및 드레인 영역으로서의 n+불순물 영역(36)과 P+불순물영역(37)이 형성되어도, 새로운 결정결하의 발생은 억제되어 있다.
제 11 도는 제 9 도에서 우측의 n채널 MOS트랜지스터의 밑의 구조를 상세하게 표시한 다면도이다.
제 11 도를 참조해서, 실리콘 단결정기관(1)에 소스 및 드레인 영역으로서의 n+불순물영역(136)이 형성되어 있다. 이 두개의 n+불순물영역(136)간에서 실리콘 단결정기판(1)상에 게이트산화막(151)을 개재시켜 게이트전극(161)이 형성되어 있다. n+불순물영역(136)에 접속하도록 금속배선층(108)은 절연층(2)의 내에 형성되어 있다. 절연층(2)상에 P-영역(24)과 n+불순물영역(36)과 게이트 산화막(51)과 게이트 전극(61)을 구비한 n채널 MOS트랜지스터가 형성되어 있다.
실시예 2
제 12 도-제 17 도는 이 발명에 따른 반도체 장치의 제조방법의 제 2의 실시예를 공정순으로 표시하는 부분단면도이다.
제 12 도를 참조해서, 단결정 실리콘층(3)이 형성된 직후의 상태가 표시되어 있다.
제 13 도에 표시하는 바와 같이, 포토리소그래피 기술에 의해 패터닝된 레지스트막(43)을 마스크로 사용해서, 결정아립계가 존재하고 있는 단결정 실리콘층의 적어도 한부분이 제거된다. 이로 인해, 도상단결정 실리콘층(32)이 형성된다.
이 단결정 실리콘층의 선택적 제거는 제 2 도에 표시되는 공정과 같다.
그 후, 제 14 도에 표시하는 바와 같이, 레지스트막(43)이 제거된후, 밑받침 산화막(실리콘산화막)(9)과 실리콘 질화막(10)이 순차형성된다.
밑받침 산화막(9)의 막두께는 약 500Å 정도, 실리콘질화막(10)의 막두께는 1000Å 정도이다. 다음에, 패터닌레지스트막(41)이 능동소자 형성영역에만 형성된다.
제 15 도에 표시하는 바와 같이, 이 레지스트막(41)을 마스크로 사용해서 실리콘 질화막, 실리콘 산화막 및 단결정 실리콘층이 에칭에 의해 선택적으로 제거됨으로써, 실리콘 질화막(101), 밑받침 산화막(91) 및 도상 단결정 실리콘층(38)이 형성된다. 또, PMOS트랜지스터 형성영역이 도상단결정 실리콘층(38)을 덮도록 레지스트막(42)이 형성된다. 레지스트막(41) 및 (42)를 마스크로 사용해서, nMOS트랜지스터 형성영역의 도상단결정 실리콘층(38)의 측벽부에 보론(B)이온이 비스듬한 방향으로부터 주입된다. 이 공정은 제 1 의 실시예의 제 3 도의 표시되는 공정에 대응한다.
그 후, 제 16 도에 표시되는 바와 같이, 레지스트막(41) 및 (42)가 제거된 후, 산화분위기중에서 열처리가 시행된다. 이로 인해, 도상단결정 실리콘층(38)의 측벽면에 두꺼운 실리콘 산화막(92)이 형성된다.
nMOS트랜지스터 형성영역에서는, 실리콘산화막(92)의 내측에는 채널커트층으로서 P+불순물영역(33)이 형성된다. 이와 같이 도상단결정 실리콘층에 열처리나 산화처리가 시행되어도, 제 13 도에 표시되는 바와 같이 결정아립계가 존재하는 단결정 실리콘층의 적어도 한 부분이 이미 제거되어 있으므로, 결정아립계를 기점으로 하는 새로운 결정결함의 발생이 억제된다. 또, 이때, 도상단결정 실리콘층(38)의 측벽부에 형성되는 실리콘 산화막(92)의 막두께는, MOS트랜지스터의 동작 전압 범위내에서, 그 측벽부에 구성되는 기생 트랜지스터가 동작하는 일이 없도록 충분히 두껍게 할 필요가 있다. 예를 들면, 실리콘 산화막(92)의 막두께는, MOS트랜지스터의 동작 전압 범위내에서, 그 측벽부에 구성되는 기생 트랜지스터가 동작하는 일이 없도록 충분히 두껍게 할 필요가 있다. 예를 들면, 실리콘 산화막(92)의 막두께는 2000-3000Å이면 된다.
또 제 16 도에 표시되는 제조공정은, 종래예의 제 52 도에 표시되는 공정에 대응해, 능동소자 형성영역의 분리구조로서 LOCOS분리를 채용하고 있다.
그런데, 제 52 도에 표시되는 종래의 LOCOS 분리구조에서는, 결정아립계를 포함하는 단결정 실리콘층 부분이 제거되지 않대로 열산화처리가 실시됨으로써, 두꺼운 분리 산화막이 형성되어 있다. 한편, 본발명의 실시예로서 제 16 도에 표시되는 LOCOS분리구조에 있어서는, 결정아립계를 포함하는 단결정 실리콘층의 부분이 제거된 후, 열산화처리를 실시함으로써 즉 도상단결정 실리콘층의 측면부를 열산화함으로써 두꺼운 분리산화막이 형성되어 있다.
최후로, 제 17 도에 표시된 바와 같이, 통상의 COMOS트랜지스터 제조공정과 같은 공정에 의해, 능동소자 및 금속배선이 형성된다.
이상과 같이, 이 발명의 반도체 장치의 제조방법은, 소자 형성 영역의 분리구조로서 매사 (mesa)분리를 채용한 SOI구조의 반도체장치의 제조방법(제1도-제9도)과, LOCOS분리를 채용한 SOI구조의 반도체장치의 제조방법(제12도-제7도)의 어느것에도 적용가능하다.
실시예 3
제 18 도-제 22 도는, LOCOS분리를 채용한 SOI구조의 반도체장치의 제조방법에 본 발명의 반도체장치의 제조방법을 적용한 경우의 다른 실시예를 공정순으로 표시한 부분 단면도이다.
제 18 도를 참조해서, 단결정 실리콘층(3)이 반사방지막을 사용한 용융재결정법에 의해 형성된 직후의 상태가 표시되어 있다.
제 19 도를 참조해서 포토리소그래피 기술을 사용해서 패터닝 된 레지스트막(43)을 마스크로 사용해서, 결정아립계(31)를 포함하는 단결정 실리콘층이 선택적으로 제거된다. 이로 인해, 도상단결정 실리콘층(32)이 형성된다.
제 20 도에 표시된 바와 같이, 레지스트막(43)이 제거된후, 500Å정도의 막두께를 갖는 밑받침 산화막(9)과 1000Å정도의 막두께를 갖는 실리콘 질화막(10)이 도산단결정 실리콘층(32)상에 순차적으로 형성된다. 레지스트막(41)이 능동소자 형성영역에만 형성된다.
제 21 도에 표시하는 바와 같이, 이 레지스트막(41)을 마스크로 사용해서, 실리콘 질화막(10)이 선택적으로 제거됨으로써, 실리콘 질화막(102)이 형성된다.
그후, PMOS트랜지스터 형성영역의 도상단결정 실리콘층(32)만을 덮도록 레지스트막(42)이 형성된다. 레지스트막(41) 및 (42)를 마스크로 사용해서, 보론(B)이온이 주입된다. 이로 인해, nMOS트랜지스터 형성영역의 도상단결정 실리콘층(32)의 측벽부에만 보론이 주입된다.
제 22 도에 표시하는 바와 같이, 레지스트막(41) 및 (42)가 제거된 후, 산화성 분위기중에서 열처리가 시행된다. 이로 인해, 채널커트층으로서의 P+불순물영역(33)이 nMOS트랜지스터 형성영역의 도상단결정 실리콘층(32)의 측벽부에 형성되는 동시에, 두꺼운 분리산화막(93)이 pMOS 및 nMOS 트랜지스터 형성영역의 도상단결정 실리콘층(32)의 측벽부에 형성된다. 이와 같이 해서, 분리산화막의 형상은 다르지만, 본질적으로는 제 16 도에 표시되는 구조와 같은 LOCOS분리구조를 갖는 도상단결정 실리콘층이 형성된다. 또, 이 이후는 통상의 CMOS 트랜지스터의 제조공정과 같은 공정에 의해 능동소자가 형성된다.
이상의 실시예에서는, 단결정 실리콘층을 형성한 후, 열처리나 산화처리가 시행되기전에 결정아립계가 존재하는 영역이 거의 완전하게 제거됨으로써, 새로운 결정결함의 발생이 방지된다. 그러나, 결정아립계의 존재하는 영역의 단결정 실리콘층의 적어도 일부가 제거되면, 그 이후에 열처리 또는 산화처리가 시행되어도 새로운 결정결함의 발생은 억제될 수 있다.
또, 이상의 실시예에서는, 반사방지막을 사용해 단결정 실리콘층을 형성하는 방법에 본 발명의 제조방법을 적용한 경우에 대해 기술하고 있다.
그러나, 적어도 응용실리콘중에 온도 분포를 형성하고, 재결정화시킴으로써, 단결정 실리콘층을 형성하는 방법을 채용하는 한에 있어서는, 용융시의 온도분포에서 고온부에 대응하는 영역에는 결정아립계 또는 결정립계가 존재한다.
이 때문에, 다른 용융재결정화법을 사용한 SOI구조의 반도체장치의 제조방법에도 본 발명의 제조방법을 적용하면, 같은 효과를 얻을 수 있다.
또 이상의 실시예에서는 1층의 단결정 실리콘층에 능동소자를 형성하는 제조방법에 대해 기술했으나, 다층의 단결정 실리콘층에 능동소자가 형성된 3차원회로 소자구조의 제조방법에도 본 발명은 적용될 수 있다.
이 발명은 또 하나의 국면에 따른 반도체 장치의 제조방법에 의하면, 결정 아립계가 존재하는 단결정 실리콘층 부분이 선택적으로 제거된 후 도상단결정 실리콘층의 표면이 연마에 의해 평활하게 된다.
이 연마공정은, 예를 들면, 제 5 도와 제 6 도에 표시되는 공정간에, 제 13 도와 제 14 도에 표시되는 공전간에, 제 19 도와 제 20 도에 표시되는 공정간에 시행된다. 어느 것이나, 결정아립계를 포함하는 단결정 실리콘층 부분이 제거된 후에, 도상단결정 실리콘층의 표면의 연마가 시행된다. 이 때문에, 그 연마에 의해 결정아립계를 기점으로 하는 새로운 결정결함이 발생하는 일은 없다.
이하, 본 발명의 반도체 장치의 제조방법에 적용가능한 연마 방법에 대해 설명한다.
실시예 A
제 23 도-제 25 도는 이 발명이 제조방법에 적용 가능한 연마방법을 공정순으로 표시하는 부분 단면도이다.
제 23 도를 참조해서, 결정아립계를 포함하는 영역이 제거된 도상다결정 실리콘층(32)를 덮도록 실리콘 산화막(11)이 형성된다.
이 실리콘 산화막(11)의 막두께는 300nm정도이다.
그 후, 제 24 도에 표시하는 바와 같이, 이방성에칭처리가 실리콘 산화막(11)에 실시됨으로써, 도상단결정 실리콘층(32)의 측벽면에 측벽실리콘 산화막(111)이 형성된다. 이때, 측별 실리콘 산화막(111)의 높이는 에칭시간을 적당히 변경함으로써 제어될 수 있다. 제24도에 표시되는 상태에서 강체연마가 실시되면 도상단결정 실리콘층(32)의 측벽부에 형성된 측벽 실리콘 산화막(111)이 연마공정의 스토퍼가 되기 때문에, 막 두께의 균일한 도상단결정 실리콘막(32)을 얻을 수가 있다. 이와 같이해서, 연마된 후의 상태는 제 25 도에 표시되어 있다. 또, 상기와 같이 연마의 정도를 향상시키기 위해 도상단결정 실리콘층(32)의 측벽면에 스토퍼가 되는 막이 형성된다.
이 막을 구성하는 물질은, 도상단결정 실리콘층을 구성하는 물질보다도 연마속도가 느린 물질로 되는 것이 바람직하다. 이막의 재료로서 실리콘 산화막이 최적이라고 생각된다. 그 이유로서는, 실리콘 산화막이 강체연마법에서 사용되고 있는 정판과 같은 재질이기 때문에, 연마속도가 대단히 작은 것, 후 공정의 능동소자 형성프로세스와의 정합성(整合性)이 좋은 것을 들수가 있다.
실시예 B
또, 연마정도를 향상시키는 다른 실시옐서 제 26 도 및 제 27 도에 표시되는 연마 방법이 생각된다. 상술한 실시예에서는, 도상단결정 실리콘층 자체를 그대로 연마하는 방법이 채용되고 있다. 이와 같은 방법에서는, 연마시에 상당한 주의를 하지 않으면, 도상단결정 실리콘층이 버껴지거나, 그 일부가 박리됨으로서, 할퀸상처가 발생한다는 문제가 새롭게 발생된다.
또 도상단결정 실리콘층의 두께가 원래 0.55㎛ 정도이므로, 웨이퍼 전면에 걸쳐 정도좋게 연마한다는 것이 곤란하다. 그래서 제 26 도에 표시하는 바와 같이 연마하기 전에 전면상에 다결정 실리콘층(12)이 형성된다.
이 다결정 실리콘층(12)의 막두께는 도상단결정 실리콘층(32)의 막두께보다 두꺼우면 된다. 다음에 제 27 도에 표시하는 바와 같이 다결정 실리콘층(12)을 강체연마법을 사용해서 연마하고, 다시 측벽 실리콘 산화막(111)을 스토퍼로 해서 도상단결정 실리콘층(32)을 연마함으로써, 표면이 평활하고, 균일한 도상단결정 실리콘층(32)을 얻을수 가 있다. 이 방법에 의해, 연마중에 도상단결정 실리콘층의 박리를 억제할 수가 있다. 또 연마정도를 향상시키기 위해 필요한 방법으로 도상단결정 실리콘층상에 형성된 다결정 실리콘층이 작용하기 때문에, 웨이퍼 전면에 걸쳐 균일하고, 표면이 평활한 도상단결정 실리콘층이 얻어진다는 효과가 있다.
또, 연마후, 다결정 실리콘층이 도상의 소자형성영역사이에 매입되게 되므로, 웨이퍼 전면에 걸쳐, 평탄화 된다는 효과도 얻어진다.
또, 다결정 실리콘층을 예로 설명했으나, 도상단결정 실리콘층과 같은 정도의 연마속도를 갖는 것이면 같은 효과를 얻을 수가 있다.
실시예 C
제 28 도-제 33 도는 연마공저에서 사용된 스포퍼재로 도상단결정 실리콘층 사이를 매입한 경우의 SOI구조의 반도체 장치의 제조방법을 공정순으로 표시하는 부분단면도이다. 제 28 도를 참조해서, n-영역(35)과 P-영역(34)을 각각 구비한 도상단결정 실리콘층이 형성되어 있다. P-영역(34)의 양측에는 채널커트층으로서 P+불순물영역(33)이 형성되어 있다.
제 29 도를 참조해서 도상단결정 실리콘층을 덮도록 실리콘 산화막(11)이 형성된다. 이 실리콘 산화막(11)상에는 레지스트막(4)이 형성된다.
제 30 도를 참조해서, 에치백법을 사용해서 레지스트막(4)과 실리콘산화막(11)이 제거된다. 이로인해, 도상단결정 실리콘층 사이에 연마의 스토퍼재로서 작용하는 실리콘 산화막(112)이 매입된다.
제 31 도에 표시하는 바와 같이, 실리콘 산화막(112)을 연마의 스토퍼재로서 사용해 도상난 결정 실리콘층의 표면이 균일하게 연마되어 평활화된다.
그 후, 제 32 도에 표시하는 바와 같이, 산화막(5)과 게이트 전극용의 다결정 실리콘층(6)이 전면상에 형성된다. 이 다결정 실리콘층(6)에는 저 저항화 때문에 불순물이 도프된다. 제 33 도에 표시된 바와 같이, 포토리소그래피 기술을 사용하여 선택적으로 에칭됨으로써, 게이트 전극(61)과 게이트 산화막(51)이 도상단결정 실리콘층상에 형성된다.
이 때, 도상단결정 실리콘층 사이의 영역은, 이미 연마의 스토퍼재로 사용된 실리콘 산화막(112)에 의해 이미 매입되어 있으므로, 게이트 전극(61)을 형성하기 위한 이 방성에칭 공정에서 다 결정실리콘층의 잔사가 도상단결정 실리콘층의 측벽부에 형성되는 일은 없다.
실시예 D
제 34 도-제 37 도 연마공정에서 사용된 스토퍼재로 도상단결정 실리콘층 사이의 공간을 매입한 경우의 SOI구조의 반도체 장치의 제조방법의 다른 실시예를 고정순으로 표시하는 부분단면도이다.
제 34 도를 참조해서, 결정아립계(31)를 포함하는 단결정 실리콘층(3)이 절연층(2)의 위에 형성된다.
제 35 도를 참조해서, 우선, 결정아립계를 포함하는 단 결정실리콘층의 일부분이 제거됨으로써, 도상단결정 실리콘층(32)이 형성된다. 이때, 능동소자를 형성하는 부분을 도상으로 정형하고, 그 중에 결정아립계를 포함하지 않도록 해도 좋다.
다음에, 제 36 도를 참조해서 도상단결정 실리콘층(32) 위를 덮고, 또 그들사이의 공간을 매입하도록 다결정 실리콘층(121)이 형성된다. 이 다결정 실리콘층(12) 막두께는 5000Å 또는 그 이상이면 충분하다. 제 36도에서 1점쇄선으로 표시되는 바와 같이, 도상단결정 실리콘층(32)의 표면층을 소망의 깊이 가지 다결정 실리콘층(12)쪽으로부터 연마한다.
이로 인해, 제 37 도에 표시하는 바와 같이, 표면은 평활하고, 균일한 도상단결정 실리콘층(321)이 얻어진다. 도상단결정 실리콘층(321)상이에 다결정 실리콘층(121)이 매입되어 있다. 이와 같이 해서 다결정 실리콘층(121)이 연마의 스토퍼재로 사용된다. 또 이 프로세스에서 결정아립계에 기인하는 결정결함의 발생은 야기되지 않고, 연마공정자체에 의한 다결정 실리콘층의 박리등도 일어나지 않는다.
그 후, 능동소자는 통상의 프로세스에 따라 제 38 도에 표시하는 바와 같이 형성된다. 제 38 도는 LOCOS분리를 사용한 경우의 트랜지스터 형성예를 표시하고 있다.
LOCOS분리 대신에 매사 분리를 사용해도 된다. 또 제 39 도는 제 38 도의 구조를 위쪽에서 본 평면도이다. 제 38 도 및 제 39 도에 표시하는 바와 같이 다결정 실리콘층(121)은 트랜지스터의 소스 또는 드레인 영역에 매입되도록 존재한다.
그러나, 트랜지스터의 채널 영역에 다결정 실리콘층(121)이 형성되지 않도록 배치되면, 소자의 특성에 아무 영향도 주지 않는다.
모든 소자 형성영역이 단결정의 부분으로 구성되면 문제는 생기지 않으나, 제 38 도 및 제 39 도에 표시하는 바와 같이 소스 또는 드레인 영역의 부분에 다결정 실리콘층(121)이 존재해도, 불순물의 확산등에 주의를 기울여 양호한 특성을 갖는 트랜지스터의 형성이 가능하다.
제 40 도는 상기 실시예에서 사용되는 강체연마법을 표시하는 모식적인 단면도이다. 강체연마법에서는 실리콘보다도 연마되기 힘든 물질로 되는 정판(300)이 사용된다. SOI구조를 갖는 실리콘 다결정기판으로서의 웨이퍼(100)는, 회전가능한 지지판(400)에 의해 지지된다. 웨이퍼(100)가 연마되는 면을 정판(300)에 밀어 대면서 회전시킴으로써 웨이퍼(100)상면에 형성된 단결정 실리콘층 표면이 연마된다. 이때, 연마제로서는, 예를 들면 콜로이달실리카가 사용된다. 정판으로는 예로서 실리콘 산화물이 사용된다.
연마할때의 단결정 반도체층에의 오염을 방지하는 것이 가능하면, 정판으로서 금속을 사용해도 된다. 또 제 40 도에 표시되는 강체 연마법에 의하면, 이에 대신하는 막으로서 단결정 실리콘층과 연마속도가 다른 것을 사용해도 양호한 평탄성을 갖는 단결정 실리콘층을 얻을 수 있으나, 보다 고도의 평탄성을 얻는데는, 연마속도가 단결정 실리콘층과 같거나, 또는 단결정 실리콘층의 연마속도에 가까운 연마속도를 갖는 물질을 사용하는 것이 바람직하다.
상술한 실시예에 의해 상세히 설명된 본 발명의 반도체 장치의 제조방법을 요약하면, 그 제조공정은, 개략적으로는 제 41 도에 표시된다.
제 41 도를 참조해서, 절연층상에 형성된 비단결정 반도체층을 가열하여, 소정의 온도분포를 갖도록 용융시킴으로써, 비단결정반도체층이 단결정화된다(스텝501).
얻어진 단결정 반도체층에 열처리를 하기전에 용융시의 온도분포에서 고온부에 대응하는 단결정 반도체층이 선택적으로 제거된다(스텝502).
그 후, 얻어진 도상단결정 반도체층에 능동소자가 형성된다(스텝504). 이 때, 능동소자가 형성되기전에, 디바이스성능의 불균일의 원인이 되는 도상단결정 반도체 층의 표면의 요철을 경감하기 위해, 또는 도상단결정 반도체층의 막두께를 얇게 해, 디바이스성능을 향상시키기 위해, 도상단결정 반도체층의 표면층을 연마에 의해 제거하고, 이 표면이 평활하게 되어도 된다(스텝503).
이상과 같이 이 발명에 의하면, 결정아립계 또는 결정립계를 포함하는 단결정반도체 층의 영역이 미리 제거되어 있으므로 능동소자의 형성공정에서 산화처리나 열처리가 되어도 새로운 결정결함이 발생하는 일은 없다.
이로 인해, SOI구조의 반도체 장치에 있어서 능동소자의 특성의 변화나 동작불량의 발생이 현저하게 억제된다. 또, 결정립계나 결정아립계를 포함하는 단결정 실리콘층의 영역이 미리 제거되어 있으므로, 단결정 반도체층의 표면의 요철을 경감하기 위해 연마처리가 시행 되어도, 새로운 결함이 발생하는 일이 없다.
따라서, 이 표면이 균일하고, 평탄한 단결정 반도체층을 절연층상에 형성할 수가 있을 뿐더러, SOI구조의 반도체장치의 고성능화를 도모하는 일이 가능해 진다. 또, 이 발명의 반도체장치에 의하면, 결정아립계를 포함하지 않는 단결정 실리콘층내에 트랜지스터의 영역이 형성되므로, SOI구조의 반도체장치에서 능동소자의 특성의 변화나 동자 불량의 발생이 억제된다.

Claims (2)

  1. 절연체층 상에 형성된 반도체층내에 능동영역을 구비한 반도체장치의 제조방법으로서 상기 절연체층 상에 형성된 비단결정 반도체층을 가열하고 상기 비단결정 반도체층이 소정의 온도분포를 갖도록 용융시킨후 냉각하여 단결정화시켜 단결정 반도체층을 형성하는 공정과, 상기 단결정 반도체층에 열처리를 하기전에 상기 용융시의 온도분포에 있어서 고온부에 대응하고 결정아립계 또는 결정입계를 포함하는 상기 단결정 반도체층을 선택적으로 제거함으로써 도상 단결정 반도체층을 형성하는 공정과, 상기 도상 단결정 반도체층에 능동소자를 형성하는 공정을 구비한 반도체장치의 제조방법.
  2. 절연체층상에 형성된 반도체층내에 능동영역을 구비한 반도체장치의 제조방법으로서, 상기 절연체층 위에 형성된 비단결정 반도체층을 가열하고 상기 비단결정 반도체층이 소정의 온도분포를 갖도록 용융시킨후 냉각해서 단결정화시켜 단결정 반도체층을 형성하는 공정과, 상기 단결정 반도체층에 열처리를 하기전에 상기 용융시의 온도분포에 있어서 고온부에 대응하고 결정아립계 또는 결정입계를 포함하는 상기 단결정 반도체층을 선택적으로 제거함으로써 도상 단결정 반도체층을 형성하는 공정과, 상기 도상 단결정 반도체층의 표면층을 연마에 의해 제거함으로써, 상기 도상 단결정 반도체층의 표면을 평활하게 하는 공정과, 상기 도상 단결정 반도체층에 능동소자를 형성하는 공정을 구비한 반도체장치의 제조방법.
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