JPH01722A - 半導体基材の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体基材の製造方法に係り、特に核形成密度
の小さい非核形成面と、単一核のみより結晶成長するに
充分小さい面積を有し、前記非核形成面の核形成密度よ
り大きい核形成密度を有し、非晶質材料からなる核形成
面とを隣接して配された自由表面を有する基体に、結晶
形成処理を施して、前記核形成面に成長した単一の核を
中心として半導体単結晶を形成する半導体基材の製造方
法に関する。

本発明は、たとえば半導体集積回路、光集積回路、磁気
回路等の電子素子、光素子、磁気素子、圧電素子あるい
は表面音響素子等に使用される単結晶や多結晶等の結晶
の形成に適用される。

［従来技術］ 従来、半導体電子素子や光素子等に用いられる単結晶薄
膜は、単結晶基板上にエピタキシャル成長させることで
形成されていた。しかしながら、単結晶基板とに単結晶
薄膜をエピタキシャル成長させるには、基板の単結晶材
料とエピタキシャル成長層との間に、格子定数と熱膨張
係数との整合をとる必要があり、良質な素子が作製可能
な単結晶層を形成するには、基板材料の種類が極めて狭
い範囲に限定されるという問題点を有していた。

一方、近年、半導体素子を基板の法線方向に積層形成し
、高集積化および多機能化を達成する三次元集積回路の
研究開発が近年盛んに行われており、また安価なガラス
上に素子をアレー状に配列する太陽電池や液晶画素のス
イッチングトランジスタ等の大面積半導体装置の研究開
発も年々盛んになりつつある。

これらの研究開発に共通することは、半導体薄膜を非晶
質絶縁物上に形成し、そこにトランジスタ等の電子素子
を形成する技術を必要とすることである。その中でも特
に、非晶質絶縁物上に高品質の単結晶半導体を形成する
技術が望まれている。

しかしながら、−船釣に、５ｉ０２等の非晶質絶縁物基
板上に薄膜を堆積させると、基板材料の長距離秩序の欠
如によって、堆積膜の結晶構造は非晶質又は多結晶とな
り、高品質の単結晶半導体を形成するは、きわめて困難
であった。ここで非晶質膜とは、最近接原子程度の近距
離秩序は保存されているが、それ以上の長距離秩序はな
い状態のものであり、多結晶膜とは、特定の結晶方位を
持たない単結晶粒が粒界で隔離されて集合したものであ
る。

以上述べたような、従来の問題点を解決するものとして
、特願昭６１−１５３２７３号において、非核形成面と
、該非核形成面より核形成密度が十分大きく、かつ巾−
の核だけが成長する程度に十分微細な面積を有する核形
成面とを隣接に設けた基体を用い、該基体の前記核形成
面に核形成処理を施して単一の核を前記核形成面に形成
し、該弔−の核を中心として、結晶を成長させることに
よって結晶を形成する形成方法が提案されており、この
方法を用いることにより、非晶質材料からなる表面を有
する基体の該表面上にも単結晶形成が可能なことが示さ
れている。

なお、この単結晶の形成方法に関しては、以降において
具体的に説明する。

［発明が解決しようとする問題点１ ＭＯ３型トランジスタ、バイポーラトランジスタ、ＳＣ
Ｒ等の半導体素子は、ｐｎ接合部を複数個組み合わせて
形成することによって素子が構成される０例えばｐチャ
ネルＭＯ９型トランジスタの場合はｎ型゛ト導体領域中
にソース領域、ドレイン領域たるｐ型半導体領域が形成
されて素子が構成される。

前記特願昭６１−１５３２７３号に示された結冑の形成
方法を用いて、絶縁性非晶質基体」二にかかる半導体素
子を作製して半導体装置を得ようとする場合、絶縁性非
晶質基体上に単結晶のファセットを成長させ、かかる単
結晶のファセットを平坦化した後、通常の半導体素子製
造プロセスを用いて素子形成を行うことができる。すな
わち、導電型半導体領域を形成しようとする場合、ｎ型
不純物又はｐ型不純物をイオン打ち込みプロセスで打ち
込むことにより、形成が行われる。

しかしながら、かかる半導体装置の製造方法は、イオン
打ち込みプロセスと拡散プロセスとが必要とされ、工程
が煩雑であるとともに、拡散工程の制御が難しく半導体
領域を高精度に分離形成することは困難であった。

本発明の目的は、上記の導電性型半導体領域のような、
特性の床なる半導体領域を単結晶中に簡易な方法で形成
回部で、工程を大幅に短縮可能な半導体基材の製造方法
を提供することにある。

［問題点を解決するための手段］ 本発明の半導体基材の製造方法は、核形成密度の小さい
非核形成面と、単一核のみより結晶成長するに充分小さ
い面積を有し、前記非核形成面の核形成密度より大きい
核形成密度を有し、非晶質材料からなる核形成面とを隣
接して配された自由表面を有する基体に、結晶形成処理
を施して、前記核形成面に成長した単一の核をＩｌｌ心
として半導体１ｉ結晶を成長させる段階で、製造条件を
変えることによって、特性の異なる半導体結晶領域を衿
導体中結晶の少なくとも一部に形成することを特徴とす
る。

ここで、単結晶とは、単結晶構造のもの及び格子欠陥等
を有するが実質的に単結晶構造を有するものをいう。

［作　川］ 本発明は、核形成密度の小さい非核形成面と、弔−核の
みより結晶成長するに充分小さい面積を有し、前記非核
形成面の核形成密度より大きい核形成密度を有し、非晶
質材料からなる核形成面とを隣接して配された自由表面
を有する基体に、結晶形成処理を施して、前記核形成面
に成長した単一の核を中心として半導体中結晶を成長さ
せることにより、非核形成面上での核形成を抑制し、半
導体単結晶を成長させる段階で、堆積材料の種類１組成
比、不純物の１９種類等の製造条件を変えて、特性の異
なる半導体結晶領域を半導体単結晶の少なくとも一部に
形成するものである。

本発明において、半導体単結晶の突出部を平坦化し、特
性の異なる半導体結晶領域を露出させることにより、基
体に対して直角に近い角度で特性の異なる半導体結晶領
域を隣接して形成することができる。

本発明において、特性の異なる半導体結晶領域を複数形
成し、少なくとも一つの半導体結晶領域を微細加工接衝
を用いて分割すれば、同一特性の複数の半導体結晶領域
を孤立して同時に形成することができる。

［実施態様例］ 以下本発明を図面にもとづいて詳細且つ具体的に説明す
る。

まず、特願昭６１−１５３２７３号に示された結晶の形
成方法の一例について説明する。

はじめに、説明される納品成長方法をよりよく理解する
為に、堆積面上に選択的に堆積膜を形成する選択堆積法
について説明する。

選択堆積法とは、表面エネルギ、付着係数、脱離係数１
表面拡大速度等という薄膜形成過程での核形成を左右す
る因子の材料間での差を利用して、基体上に選択的に薄
膜を形成する方法である。

第１０図（Ａ）および（８）は選択堆積法の説明図であ
る。

まず、同図（Ａ）に示すように、基体６上に、基体６と
上記因子の異なる材料から成る薄膜７を所望部分に形成
する。そして、適当な堆積条件によって適当な材料から
成る薄膜の堆積を行うと、薄１ｔ、！８は薄膜７上にの
み堆積し、基体６の露出面上には堆積しないという現象
を生じさせることができる。この現象を利用することで
、自己整合的に成形された薄膜８を形成することができ
、従来のようなレジストを用いたリングラフィ工程の省
略が回走となる。

このような選択形成法による堆積を行うことができる材
料としては、たとえば基体６として５ｉ０２、薄膜７を
形成する材料としてＳｉ、　ＧａＡｓ、窒化シリコン、
そして薄膜８を形成する材料としてＳｉ、　Ｗ　、　Ｇ
ａＡｓ、　Ｉ！ＩＰ　”ｆ−がある。

第１１図は、５ｉ０２からなる堆積面と窒化シリコンか
らなる堆積面との核形成密度の経時変化を示すグラフで
ある。

同グラフが示すように、堆積を開始して間もな（Ｓｉ０
２面上での５１核の核形成密度は１０３ｃｍ−２以下で
飽和し、２０分後でもその値はほとんど変化しない。

それに対して窒化シリコン（Ｓｉ：＋Ｎ４）面上では、
〜４　Ｘ　１０５　ｃｍ−２で−旦飽和し、それから１
０分はど変化しないが、それ以降は急激に増大する。な
お、この測定例では、５ｉＣＩ４ガスをＨ２ガスで希釈
し、圧力１７５　Ｔｏｒｒ、温度１ｏｏｏ℃の条件下で
ｐ％ｃＶＤ法により堆積した場合を示している。他ニ５
ｉＨａ、　５ｉＨ２１１１：Ｉ２．５ｉＨＣ１３，５ｉ
Ｆａ等を反応ガスとして用いて、圧力、温度等を調整す
ることで同様の作用を得ることができる。また、真空蒸
着でも可能である。

この場合、５ｉ０２面りの核形成はほとんど問題となら
ないが、反応ガス中にＨＣＩガスを添加することで、Ｓ
　ｉ０２而上でのＳｉ核形成を更に抑制し、Ｓ　Ｉ０２
上でのＳｉ堆積膜の堆積を皆無にすることができる。

このような現象は、　５ｉ０２および窒化シリコンから
なる表面を有する基体の各表面のＳｉに対する吸着係数
、脱離係数、表面拡散係数等の差によるところが大きい
が、Ｓｉ原子自身が５ｉ０２と反応し、蒸気圧が高い一
酸化シリコンが生成されることで５ｉ０２自身の表面が
エツチングされるのに対して、窒化シリコンではこのよ
うなエツチング現象は生じないということも選択堆積を
生じさせる原因となっていると考えられる（Ｔ、Ｙｏｎ
ｅｈａｒａ、　Ｓ、Ｙｏｓｈｉｏｋａ、　Ｓ、Ｍｉｙａ
ｚａｗａ、　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　
Ｐｈｙｓｉｃｓ　５３、８８３９．１９８２）。

このように堆積面形成用の材料として５ｉ０２および窒
化シリコンを選択し、堆積膜形成用の材料としてシリコ
ンを選択すれば、同グラフに示すように七分に大きな核
形成密度差を得ることができる。なお、ここでは堆積面
形成用の材料としてＳ　ｉＯ；＋が望ましいが、これに
限らす５ｉＯ８（ＯりＸ＜２）であっても窒化シリコン
との核形成密度の差を得ることができる。

勿論、これらの材料に限定されるものではなく、核形成
密度の差が核形成の密度の比で１０倍以上、好ましくは
１０３倍以上あればよく、後に例示するような材料の組
み合わせによっても堆結膜の十分な選択形成を行うこと
ができる。

この核形成密度差（ΔＮ口）を得る方法としては、Ｓ　
Ｉ０７膜又はＳ　ｉ０２基体中に局所的にＳｉやＮ等を
イオン注入して、５ｉ０２膜又はＳ　ｉ０２基体中に過
剰にＳｉやＮ等を有する領域を形成してもよい。

このような核形成密度差（ΔＮＤ）を利用し、堆積面を
形成する材料より核形成密度が十分大きく拝つ前記堆積
面を形成する材料とは異種の材料からなる核形成面を弔
−の核だけが成長するように十分微細な面積に形成する
ことによって、その微細な核形成面の存在する箇所だけ
に単一・の核を形成し１．Ｊｉｉ−の核より単結晶を成
長させることができる。

このような単結晶の作成方法を開示したのが前記の特願
昭６１−１５３２７３号である。

なお、単結晶の選択される所望位置における選択的成長
は、核形成表面の電子状態、特にダングリンボンドの状
態によって決定されるために、核形成密度の低い非核形
成面を有する基体はバルク材料から成るものである必要
はなく、任意の材料からなる支持体の表面に核形成密度
の低い材料（例えばＳ　Ｉ０２　）からなる薄膜を設け
たものであってもよい。

第１２図（Ａ）〜（Ｃ）は、前記特願昭６１−１５３２
７３号に開示された単結晶形成方法の一例を示す形成工
程図であり、第１３図（Ａ）および（Ｂ）は、第１２図
（Ａ）および（Ｃ）における斜視図である。

まず、第１２図（Ａ）および第１３図（Ａ）に示すよう
に、支持体９上に、選択核形成を可能にする核形成密度
の小さい薄膜１０を形成し、その上に核形成密度の大き
い被形−或面形成材料を薄く堆積させリソグラフィ等に
よってバターニングするこトチ、　＋Ａｉ形ｌＡｌｎ７
１１を？ｌｉ−の核のみより単結晶の成長が起こるに１
・分微細な大きさに形成する。ただし、支持体９そのも
のの大きさ、結晶構造およびＭ［成は任意のものでよく
、更には機ｔ＠　；Ｒ子が形成されたものであってもよ
い。なお、核形成面１１は％１［ｌＦ２１０がＳ　ｉ０
？である場合には上述したように、ＳｉやＮ等を薄膜ｌ
Ｏにイオン注入して形成される過剰にＳｉやＮ等を有す
る変質望域であってもよい。

次に、適当な結晶形成条件を選択することによって核形
成面１１だけに単結晶成長用の単一の核だけが形成され
る。

核形成面１１の大きさは、材料の種類によって異なるが
、１０ミクロン以Ｆ、好ましくは数ミクロン以下であれ
ばよい。更に、納品形成成長処理を続けると、核形成面
１１上に形成された単一の核は単結晶構造を保ちながら
成長し、第１２図（Ｂ）に示すように核形成面ｉｔの全
体を覆う様に成長した島状の単結晶粒１２となる。島状
の単結晶粒１２が形成されるためには、すでに述べたよ
うに、薄膜１０の自由表面上に結晶成長用の核形成が全
く起こらないように結晶形成条件を決めることが必要で
ある。

引き続き施される結晶成長処理によって島状の単結晶粒
１２は単結晶構造を保ちながら核形成面１１を中心とし
て更に成長し、同図（Ｃ）に示すように単結晶１３とな
る。

続いて、エツチング又は研磨によって単結晶１３の上表
面を平坦化すれば、所望の素子を形成することができる
単結晶層が薄膜１０上に形成される。

このように非核形成面を形成する薄Ｗ２ｔｏが支持体９
上に形成されているために、支持体９としては任意の材
料を使用することができ、更に支持体９に機雀素子等が
形成されたものであっても、そのトに容易に単結晶層を
形成することができる。

なお、上記単結晶形成例では、非核形成面を形成する材
料をＰｉ膜ｌＯで形成したが、その−Ｌに核形成面を別
途設けることにより選択的な巾−核の形成を可能にする
核形成密度の小さい材料から成る支持体を選択すること
によりそのまま用いて。

単結晶層を支持体の自由表面に同様に形成することもで
きる。

なお１以上に述べた単結晶形成法の変形例としては、特
願昭６１−１５３２７３号に開示された単結晶形成方法
の一例としての次のような製造工程で行われてもよい。

第１４図（Ａ）〜（Ｃ）は前述した特願昭６１−１５３
２７３号に開示された単結晶形成方法の一例を示す形成
工程図である。

第１４図（Ａ）に示すように、本例においては、核形成
面形成材料となる支持体１４上に非核形成面形成材料か
らなる層１５を形成した後、開口部１６を形成する。こ
の開口部１６によって露出する核形成面１６−１は、第
１２図および第１３図で述べたのと同様に単一の核のみ
より単結晶成長が起こるように充分微細な面積となるよ
うに形成される゛。核形成面１６−１には、第１４図（
Ｂ）、（Ｃ）に示すように、第１２図、第１３図に示し
た例と同様にして、中−の核を形成して、この「トーの
核を中心として単結晶粒１２をＪ＆長させ、さらに結晶
成長処理を施し続けることで単結晶１３が形成され、第
１２図（Ｃ）、第１３図（Ｂ）に示した単結晶と同様な
ものが作製される。なお、核形成面１６−１は支持体と
して所望の材料のものを選択し、選択された支持体トに
核形成面形成材料層を形成することによって作製するこ
とがｎ丁能であることは勿論である。

また、上記核形成面１６−１は非晶質材料で構成される
ものであり、その中でも電気的絶縁性のものが良い。非
核形成面１５−１は電気的絶縁性のものであることが好
ましい。

以上説明した単結晶形成方法においては、結晶形成面は
モ坦であるが、第１５図（Ａ）　（Ｂ）に示すように、
四部の底面に核形成面１６−１を設け、この核形成面１
６−１に成長した単一の核を中心として、単結晶粒１２
を成長させ、さらに堆積を続けて所望の大きさの単結晶
を形成してもよい。

本発明の゛ト導体基材の製造方法は、以上述べた特願昭
６１−１５３２７３号あるいは特願昭６２−６７３３５
号に開示された単結晶の製造法を基礎としている。

次に１本発明の半導体基材の製造方法について説明する
。なお、以下本発明の実施態様としては不純物の種類を
変えてｐ層およびｎ型半導体結晶領域を形成する場合に
ついて説明するが、本発明は、これに限定されるもので
はなく、例えば超高速トランジスタ、半導体レーザにお
けるＧａＡｓとＡ　ｌＧａＡｓとの積層のように組成の
異なる半導体を積層する場合に・も好適に用いられる。

第１図（Ａ）〜（Ｉ］）は、本発明の半導体基材の製造
方法の第一実施態様例を示す工程図である。

先ず、：ＪＩＪ１図（Ａ）において、基体ｌに核形成面
形成材料からなる核形成面（ｓｅｅｄ）　２を微細、に
パターニングによって形成する。基体ｌの材料としては
、例えば５ｉ０２を用いる。基体１は金属、半導体、磁
性体、圧電体、絶縁体等の任意の支持体上に、スパッタ
法、常圧ｃｖｎ法、真空蒸着法等を用いて支持体表面に
５ｉ０２層を形成してもよい、また、非核形成面形成材
料としてはＳ　ｉ０２が望ましいが、Ｓ　ｉＯ＋とじて
Ｘの値を変化させたものでもよい。

このような５ｉ０２の基体ｌ、上に減圧気相成長法によ
って窒化シリコン層（ここではＳ　１３Ｎｑ層）を堆積
させ、次いで通常のリングラフィ技術又はｘｌａ、電子
線若しくはイオン線を用いたリングラフィ技術で窒化シ
リコン層をパターニングし、厚さ３００人程度、大きさ
１〜４ルｍ程度の微小な略正方形の核形成面２を形成す
る。

次に、第１図（Ｂ）に示すように、核形成面２に通常の
エピタキシャルＩ＆長法を用いて、Ｓｉエビタギシャル
ｒ＆長を行う。この時、製造条件を適当な条件に設定す
れば、Ｓ　ｉ０２である基体１上にはＳｉ核が形成され
ず、Ｓｉ３Ｎ４である核形成面２上のみＳｉ核を選択核
形成させることができる。

この核形成面２に形成される単一の核を結晶成長させて
単結晶を形成する段階で、所望の種類及び量の不純物体
を、所望の時間だけドーピングして、単結晶内に所望の
種類の導電型半導体争域を所望の大きさ及び位置に形成
する。

基体１１の核形成面２にＳｉ単結晶を選択的に核形成を
行う条件は、ソースガス種によって異なるが、例えば、
５ｉＨ２ＣＩ２．　ＨＧＩ　、　Ｈ２のそれ、ぞれのガ
スの流量をＱ、６１／ｒａｉｎ　、　１．０１／ｍ１１
１　、１００１７　　ｍｉｎとし、ドーピングガス（Ｐ
Ｉ（３、８２０６等）を所望の流はだけ混合させれば、
温度９６０℃、圧力１５０　Ｔｏｒｒの条件下で、基体
ｌの露出表面（非核形成面）上にはＳｉ核が形成されず
、核形成面２」二のみにＳｉ単結晶核を選択核形成させ
ることができ、所望の大きさのｐ層あるいはｎ型導電型
を導体結晶領域を単結晶内の所望の位置に作製すること
ができる。

本実施態様例では、第１図ＣＢ）に示すように、単結晶
の成長初期段階では、ｎ型タイプのドーピングガスを使
用して、適当な大きさのｎ型半導体単結晶領域（以下、
ｎ型領域と記す）３を成長させ、その後、ドーピングガ
スをＰ型タイプに切り換えて、ｎ型領域３上にＰ型半導
体単結晶領域（以下、ｐ型領域と記す）４を夫々連続的
に成長させる。さらに同様に、ｐ型Ｓｉ単結晶４が一定
の厚さとなったところで、ドーピングガスをｎ型タイプ
に切り換えて、ｐ型Ｓｉ単結晶４上にｎ型Ｓｉ単結晶５
を連続的に成長させて、第１図（Ｂ）のようなｐ−ｎ−
ｐ層が連続して積層された島状のＳｉ単結晶を作製する
。

次に、第１図（Ｃ）　（Ｄ）に示すように、成長した島
状のＳｉ単結晶を適当な高さのところで平坦化すること
によって半導体基材を作成することかでＪる。

本実施態様例によって製造される寥導体基材は、第１図
（Ｇ）　（Ｄ）に示すように、ａ頭内錐体であり、ｎ型
Ｓｉ単結晶３の外側に向ってｐ型Ｓｉ単結晶４、ｎ型Ｓ
ｉｍ結晶５が形成されている。

平坦化の方法の代表的なものとしては、ラッピング・ボ
リシング法と、エッチバック法が挙げられる。

ラッピング・ポリシング法とは、機械的に５ｉｉｉ結品
をＬ部から研磨しくラッピング）、さらに表面を薬品処
理と研磨によって鏡面仕上げ（ポリシング）を行う方法
である。

ニッチバック法とは、Ｓｉ単結晶を覆うようにレジスト
を適当な厚さに、平坦に施し、ＲＩＥ（Ｒｅａｃｔｉｖ
ｅ−Ｉｏｎ−Ｅｔｃｈｉｎｇ）によってレジストとＳＨ
？ｌｌ結晶を一緒にエツチングしていく方法である。

Ｆ２半導体基材の製造方法はｐ−ｎ−ｐ接合の作製にｐ
層、ｎ層、ｐ層を積層させたが、ｐ層。

ｎ層のみでｐ　−ｎ　−ｐ接合を構成することができる
。

第２図（Ａ）〜（Ｄ）は、上記構成を具現化する本発明
の半導体基材の製造方法の第二実施態様例を示す工程図
である。

なお、前述した第一実施態様例と同一構成部材について
は同一符号を付するものとし、製造工程は略凹等なので
差異を生ずる特徴部分についてのみ説明を行うものとす
る。

本実施態様例では、第２図ＣＢ）に示すように、単結晶
の成長初期からある段階までは、ｎ型タイプのドーピン
グガスを使用して、適当な大きさのｎ型゛ト導体中結晶
領域（以下、ｎ型領域と記す）３を成長させ、その後、
ドーピングガスをｐ型タイプに切り換えて、ｎ型領域３
−ににｐ　を１’導体単結晶領域（以下、ｐ型領域と記
す）４を連続的に成長させて、ｎ−ｐ層が連続して積層
された島状のＳｉ単結晶を作製する。

次に、第２図（Ｃ）に示すように、成長した島状のＳｉ
単結晶を適当な高さのところで平坦化することによって
、単結晶を截頭円錐体とし、ｎ型領域３の外側にｐ型領
域４を形成する。

次に、第２図（Ｅｌ）に示すように、微細加工技術を用
いてｐ型領域４を二分割して、ｐ型領域４＋、４．を形
成する。

微細加工技術は特に限定されることなく、通常のレジス
トプロスと、エツチングプロセスとからなるリソグラフ
ィ技術を用いて加工を行うことができる。

レジストプロセスは、レジスｌ布、露光、現像、ハード
ベーク工程からなり、レジストのパターンニングは必要
とされる精度により、紫外線、電子線、ｘ６等が用いら
れる。

エツチングプロセスは、ウェットエツチング。

ドライエツチングのいずれを用いてもよいが、高精度が
要求される場合には反応性イオンエツチング等の異方性
エツチングが可能な方法を用いることが望ましい。

前述したような本発明の半導体基材の製造方法によって
形成された半導体基材を用いて種々の半導体素子を作製
することができる。

以下、上記の製造工程で作製された半導体基材にバイポ
ーラトランジスタを形成する場合について説明する。か
かるには、バイポーラトランジスタは、通常の゛ト導体
素子製造プロセスを用いて形成することができる。

第３図（Ａ）は本発明の第一実施態様によって作成され
た半導体基材を用いたｎ−ｐ−ｎ型バイポーラトランジ
スタの構成図であり、第３図（Ｂ）はｐ−ｎ−ｐ型バイ
ポーラトランジスタの構成図である。

第３図（Ａ）に示すように、Ｈ−ｐ−ｎ型バイポーラト
ランジスタは、第１図（Ｃ）　（Ｉ））に示した半導体
基材の内側のｎ型半導体領域にエミッタ電極［図中（Ｅ
）、以下の各個において同符号を用いる。］、ｐ型半導
体領域にベース電極［図中（Ｂ）、以下の各個において
同符号を用いる。］、外側のｎ型半導体領域にコレクタ
電極Ｅ極［図中（Ｃ）、以下の各個において同符号を用
いる。］が形成される。

また、第３図（Ｂ）に示すように、ｐ−ｎ−ｐ型バイポ
ーラトランジスタは、単結晶成長過程において、ドーピ
ングガスの添加順序を変えることによって、第１図（Ｃ
）　（Ｄ）に示した半導体基材と導電型の反対な半導体
基材を形成し、この半導体基材の内側のｐ型半導体領域
にエミッタ電極、ｎ型半導体領域にベース電極、外側の
ｐ型半導体領域にコレクタ電極を設けたトランジスタも
形成される。

第４図（Ａ）は本発明の前記第二実施態様例によって作
成された半導体基材を用いたｐ−ｎ−ｐ型バイポーラト
ランジスタの構成図である。

第４図（Ａ）に示すように、ｐ−ｎ−１１１！！バイポ
ーラトランジスタは、第２図（Ｄ）に示した半導体基材
の内側のｎ型領域３にベース電極、ｐ型領域４２にエミ
ッタ電極、Ｐ型領域４１にコレクタ電極が形成される。

なお、−上記半導体基材は外側のｐ型領域４を分割して
、ｐ−ｎ−ｐ型バイポーラトランジスタを構成したが、
内側の半導体単結晶領域を分割してｐ−ｎ−ｐ型バイボ
ーラトランドスタを形成するこもｎ（能である。

第４図（Ｂ）は本発明によるｐ−ｎ−ｐ型バイボーラト
ランジ、スタの他の実施例を示す構成図である。

第４図（Ｂ）示すように、単結晶成長過程において、ド
ーピングガスの添加順序を変えることによって、第２図
（Ｇ）に示した半導体結晶領域と導電型の反対な半導体
結晶領域を形成し、内側のｐ層領域を分割して、二つの
ｐ層領域を形成し、それぞれコレクタ電極、エミッタ電
極を形成し、外側のｎ型領域にベース電極を形成する。

なお、本発明の半導体基材の製造方法を用いた半導体素
子としては、バイポーラトランジスタ以外にも、接合型
電界効果トランジスタ、ＭＯＳ型電界効果トランジスタ
、整流素子、ＳＣＲ、トライアンク笠がｊｉｆ能である
。

以下、これらの半導体素子の半導体基材に本発明の製造
方法を用いた例について説明する。

（１）接合型電界効果トランジスタ 第５図（Ａ）は、接合型電界効果トランジスタの動作を
説明するための構成図であり、第５図（Ｂ）　（Ｃ：）
は、本発明によって形成した接合型電界効果トランジス
タの構成図である。

第５図（Ａ）に示すように、接合型電界効果トランジス
タの一般的な基本構成は、ｎ型゛ｈ導体領域を挟んで両
側にｐ型半導体領域を形成し、さらにこの２つのｐ型半
導体領域にゲート電ｍ［図中（Ｇ）、以下の各個におい
て同符号を用いる。］を形成し、この対向するゲート電
極と垂力となるように、ｎ型半導体領域にソース電極［
図中（Ｓ）、以下の各個において同符号を用いる。］と
ドレイン電極［図中（Ｄ）、以下の各個において同符号
を用いる。］を形成するものであり、ソースからドレイ
ンへの電子の流路（チャネル）の幅をゲートに印加する
電圧の電界効果によって制御することによって、ソース
・ドレイン間の電流を制御するものである。

本発明の第一実施態様例によって作成された半導体基材
を用いて、この接合型電界効果トランジスタを作成する
場合は、第５図（Ｂ）に示すように、単結晶を成長させ
る段階でそれぞれ所望の不純物をドーピングして、第１
のｐ型半導体領域上にｎ型半導体Ａ域を形成し、さらに
その上に第２のｐ型半導体領域を形成した後、単結晶を
平坦化し、第１のｐ型半導体領域と第２のｐ型半導体領
域とにゲート電極を形成し、ｎ型半導体領域にソース電
極とドレイン電極と一定距離をおいて形成する。

本発明の第二実施ｊル様例によって作成された半導体基
材を用いて上記接合型電界効果トランジスタを作製する
場合は、第５図（Ｃ）に示すように、ｒｎＡ１１７．を
成長させる段階でそれぞれ所望の不純物をドーピングし
て、ｐ型゛ト導体領域上にｎ型半導体領域を形成した後
、単結晶を平坦化し、ｐ型半導体領域を二つのｐ型半導
体領域に分割し、それぞれにゲート電極を形成し、ｎ型
半導体領域にソース′市極とドレイン電極と−・定距離
をおいて形成する。

（２）ＭＯＳ型電界効果トランジスタ 第６図（Ａ）は、ＭＯＳ型電界効果トランジスタの動作
を説明す・るための構成図であり、第６図（Ｂ）は、本
発明の方法によって作製した半導体基材を用いて形成し
た接合型電界効果トランジスタの構成図である。

７ｒＳ６図（Ａ）に示すように、ＭＯＳ型電界効果トラ
ンジスタ（ここではｐチャネルＭＯＳ型電界効果トラン
ジスタについて説明する。）の−船釣な構成は、ｎ型半
導体基体に一定距離をおいて、２つのｐ型゛ト導体領域
を形成し、これらのｐ型半導体領域に挟まれたｎ型半導
体領域上にゲート絶縁膜を介してＡＩ等のゲート電極を
形成するものであり、ゲートが零電位のときは、ｐｎ接
合が電流を遮断するが、ゲートに負電位（ｐチャネルＭ
ＯＳトランジスタの場合）を印加すると、その−［界効
果によって、ゲート酸化膜とｎ型半導体基体の界面にＰ
チャネル層が発生し、ソース・ドレイン間に電流を流す
ことが可能となるものである。

本発明の第一実施態様例によって作成された半導体基材
を用いて、このＭＯ３型電界効果トランジスタを作製す
る場合は、単結晶を成長させる段階でそれぞれ所望の不
純物をドーピングして、第１のｐ型半導体領域上にｎ型
半導体領域を形成し、さらにその上に第２のｐ型半導体
領域を形成した後、単結晶を平坦化し、第１のｐ型半導
体領域にドレイン電極、ｎ型半導体領域にゲート電極、
第２のｐ型半導体領域にソース電極を形成する。

（３）ＳＣＲ 第７図（Ａ）は、ＳＣＨの動作を説明するための構成図
であり、第７図（Ｂ）は、本発明によって形成したＳＣ
Ｈの構成図である。

第７図（Ａ）に示すように、ＳＣＨの一般的な構成は、
ｐ型゛ｌ′導体領域とｎ型゛ｒ゛導体領域と交互に積層
させた４層構造からなり、両端部のｐ型半導体領域、ｎ
型ト導体領域にそれぞれアノード電極（図中（Ａ））、
カソード電極（図中（Ｋ））を形成し、両ｎ型゛ｒ−導
体領域に挟まれたｐ型゛ト導体領域にゲート（図中（Ｇ
））電極を形成するものであり、この素子は順方向電流
の通電時間をコントロールできる夕・イオードの様な働
きをし、２方向に安定したスイ・ンチンク機能を持って
いる。すなわち、 （ａ）カソードに正、アノードに負の電圧を印加したと
きの「逆阻止状態」。このときは、ゲート電極に無関係
である。

（ｂ）アノードに正、カソードに負の電圧を印加し、ゲ
ートに零もしくは負の電圧を印加したときの「オフ状態
」。

（Ｃ）オフ状態のサイリスタのゲートに止の電圧を印加
したときのｒオン状態」。

等を作り出せる素子である。

本発明の第一実施態様例に基づいて半導体基材を作製し
、このＳＣＲを作製する場合は、単結晶を成長させる段
階でそれぞれ所望の不純物をドーピングして、第１のｎ
型半導体領域、第１のｐ型−半導体領域、第２のｎ型半
導体領域、第２のｐ型半導体領域を順に積層させた後、
単結晶を平坦化し、第１のｎ型半導体領域にカソード電
極、第１のｐ型半導体領域にゲート電極、第２のｐ型半
導体領域にアノード電極を接続する。

（４）トライアック 第８図（Ａ）はトライアックの構成を説明するための構
成図であり、第８図（Ｂ）は本発明による半導体基材を
用いたトチイアツクの構成図である。

なお、半導体基材の製造工程については、略第１図に示
した半導体基材と同様なので、詳細説明は省略する。

トライアックはＡＣ制御の町ＩＥな３極素子である。逆
並列したＳＣＲと等価であり、ゲートに正負いずれの信
号をトリガとして与えてもターンオフさせることができ
る。

本発明の第二実施ｊＥ様例に基づいて半導体基材を作製
し、このトライアックを作製する場合は。

第１図に示した製造工程と同様にして、単結晶成長過程
において、ドーピングガスの添加順序を変えることによ
って、ｎ型領域、ｐ型頭域、ｎ型領域を積層形成し、そ
の後成長した島状のＳｉ単結晶を適当な高さのところで
平坦化することによってＳｉ単結晶を截頭円錐体とし、
ｎ型領域の外側に向ってｐ型頭域、ｎ型領域が形成され
る。外側のｎ型領域及びｐ型頭域を二分割し、さらに分
割されたｎ型領域の一方を二分割して、三つのｎ型領域
５１．５２．５３　と二つのｐ型領域４１．４２を形成
する。ｎ型領域５１．５２に主電極（図中（Ｔ１）、（
Ｔ２））、ｎ型領域５３にゲート電極（図中（Ｇ））を
形成することにより、ｎｐｎｐｎの５層構成のトライア
ラ、りが形成される。

（５）整流７に子 第９図（Ａ）は、整ＩＲ，素子の一例の動作を１悦明す
るだめの構成図であり、第９図（Ｂ）は、本発明によっ
て形成した整流素子の構成図である。

第９Ｌ！Ｊ（Ａ）に示すように、本実施態様例における
整流素子の基本構成は、１（ＩｎｔｒｉｎｓｉＣ）県゛
１′、導体領域を挟んで両側にｐ型半導体領域とｎ型゛
Ｆ　４体領域を形成したものであり、比較的消費電力の
大きい用途に好適に用いられる。

本発明の第一実施態様例に基づいて半導体基材を作製し
、この整流素子を作製する場合は、単結晶を成長させる
段階で、ｐ型不純物をドーピングして、ｐ型半導体領域
を形成し、その上にｉ型半導体領域を形成し、さらにｎ
型不純物をドーピングして、ｎ型゛ト導体領域を形成し
た後、ｐ型半導体領域とｎ型半導体領域に電極を形成す
る。勿論、中間のｉ型゛ト導体領域のデポジションを省
いて、巾にｐ−ｎ接合のみのタイオードとしてもよい。

［発明の効果］ 以上詳細に説明したように、本発明の半導体基材の製造
方法によれば、堆積材料の種類９組成比、不純物の着１
種類等の製造条件を変えて、特性の異なる半導体結晶領
域を半導体ｒｌｔ結晶の少なくとも一部に所望の厚さ及
び位置に、極めて容易に、しかも完全に領域が分離した
状態で形成することができる。

本発明において、半導体単結晶の突出部を平坦化し、特
性の異なる半導体結晶領域を露出させることにより、基
体に対して直角に近い角度で特性の異なる半導体結晶領
域を所望の厚さ及び位置に隣接して形成することができ
、半導体結晶領域の幅、深さ等が高精度に制御可能とな
る。

本発明において、特性の異なる半導体結晶領域を複数形
成し、少なくとも一つの半導体結晶領域を微細加工技術
を用いて分割すれば、簡易な工程で同一特性の複数の半
導体結晶領域を同時に分離形成することができ、且つ高
精度に分割することができ、同材質の半導体結晶領域を
異種材質の半導体結晶領域を介して配設する構成の半導
体素子において、その積層回数を減らし、工程を簡易化
することが可能となる。

【図面の簡単な説明】

第１１：４（Ａ）〜（Ｄ）は、本発明の半導体基材の製
造方法の第一実施態様例を示す工程図である。 第２図（Ａ）〜（Ｄ）は、Ｌ記構酸を具現化する本発明
の半導体基材の製造方法の第二実施態様例を示す工程図
である。 第３図（Ａ）　（Ｂ）から第９図（Ａ）　（Ｂ）までは
本発明によって作製された半導体基材を用いた半導体素
子を説明するための構成図である。 第１Ｏ図（Ａ）およびＣＢ）は選択堆積法の説明図であ
る。 第１１図は、Ｓ　ｉ０２からなる堆積面と窒化シリコン
からなる堆積面との核形成密度の経時変化を示すグラフ
である。 第１２図（Ａ）〜ＣＣ，）は、前記特願昭６１−１５３
２７３号に開示された単結晶形成方法の一例を示す形成
工程図であり、第１３図（Ａ）および（Ｂ）は、第１２
図（Ａ）および（Ｃ）における斜視図である。 第１４図（Ａ）〜（Ｃ）は前述した特願昭６１−１５３
２７３号に開示された単結晶形成方法の一例を示す形成
工程図である。 第１５図（Ａ）　（Ｂ）は結晶形成面の凹部に単結晶を
形成する場合の単結晶形成方法の説明図である。 ｌ：ノ本体、２：核形成面、３，５：ｎ型半導゛体結晶
領域、４，４１　．４２　　：ｎ型半導体結晶領域。 代理人　　弁理士　山　下　穣　平 第１図 一一一一寸 第２図 第３図 （Ａ）　　　　　　　　　　　　　　　　（日）第４図 （Ａ）　　　　　　　　　　　　　　（８）第５図 （Ｃ） 第６図 （Ａ） 第９図 １日） ↑　− （Ａ） ｃ８） 第１１図 第１２図 （Ａ） （Ｂ） （Ｃ） 第１３図 （Ｂ） 第１４図 （Ａ） （Ｃ） 第１５図 （Ａ） （Ｂ）

Claims (9)

【特許請求の範囲】
1. （１）核形成密度の小さい非核形成面と、単一核のみよ
   り結晶成長するに充分小さい面積を有し、前記非核形成
   面の核形成密度より大きい核形成密度を有し、非晶質材
   料からなる核形成面とを隣接して配された自由表面を有
   する基体に、結晶形成処理を施して、前記核形成面に成
   長した単一の核を中心として半導体単結晶を成長させる
   段階で、製造条件を変えることによって、特性の異なる
   半導体結晶領域を半導体単結晶の少なくとも一部に形成
   する半導体基材の製造方法。
2. （２）前記半導体単結晶を平坦化し、特性の異なる半導
   体結晶領域を露出させる請求項１記載の半導体基材の製
   造方法。
3. （３）前記特性の異なる半導体結晶領域を複数形成し、
   少なくとも一つの半導体結晶領域を微細加工技術を用い
   て分割し、複数の半導体結晶領域を形成する請求項１記
   載の半導体基材の製造方法。
4. （４）前記特性の異なる半導体結晶領域が、半導体単結
   晶を成長させる段階で、所望の不純物をドーピングする
   ことによって形成された導電型半導体結晶領域である請
   求項１記載の半導体基材の製造方法。
5. （５）前記ドーピングの条件を段階的に変更することに
   よって、連続した所望の導電型半導体結晶領域を形成す
   る請求項４記載の半導体基材の製造方法。
6. （６）前記核形成面が、パターンニングすることによっ
   て形成される請求項１記載の半導体基材の製造方法。
7. （７）前記核形成面が、核形成密度の大きい表面を有す
   る基体の前記表面に、前記非晶質材料の堆積膜を形成し
   た後、該堆積膜に開口部を設けることによって形成され
   る請求項１記載の半導体基材の製造方法。
8. （８）核形成面が、核形成密度の小さい表面を有する基
   体に前記表面よりイオン注入することによって形成され
   る請求項１記載の半導体基材の製造方法。
9. （９）非核形成面および核形成面が所望の下地材料上に
   形成される請求項１記載の半導体基材の製造方法。