KR20140096107A - 절연기판 상의 반도체 구조 및 그 제조방법 - Google Patents

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앤드류 존 브롤리
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더 실라나 그룹 피티와이 리미티드
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Abstract

본 발명에 따르면, 전자 디바이스들이 내부에 형성되고, 전기절연 박막의 제 1 면에 배치된 반도체 박막을 포함한 절연 기판상의 반도체 구조로서, 기생 커패시턴스를 줄이기 위해, 제 1 면의 맞은편에 있는 전기절연 박막의 제 2 면에 부착된 벌크 기판이 없고, 디바이스로부터 열흐름을 위한 경로를 제공하기 위해, 전기절연 박막의 열전도도는 실질적으로 1.4 W·m-1·K-1보다 큰 절연 기판상의 반도체 구조가 제공된다.

Description

절연기판 상의 반도체 구조 및 그 제조방법{A SEMICONDUCTOR-ON-INSULATOR STRUCTURE AND A PROCESS FOR PRODUCING SAME}
본 발명은 반도체 공정에 관한 것으로, 보다 상세하게는 절연기판 상의 반도체 구조 및 절연기판 상의 반도체 제조방법에 관한 것이다.
집적회로 및 반도체 디바이스들을 형성하기 위한 현재의 공정들은 지나치게 복잡하나, 이런 공정들의 기본 단계들은 제어된 양의 불순물을 반도체 재료의 선택된 영역에 주입해 이들 영역들의 전기 속성을 바꾸고, 그런 후 알루미늄 또는 보다 최근에는, 구리와 같은 금속을 증착시킴으로써 이들 영역들 중 일부에 전기접촉을 형성해 도전성 경로를 형성하는 단계를 포함한다. 이들 프로세스의 개시 재료는 대개(하지만 반드시 그렇지는 않은) '웨이퍼'로 해당기술분야에 언급되는 일반적으로 원형의 얇은 디스크 형태인 '기판'으로 해당기술분야에 일반적으로 언급되는 반도체 바디이다.
전통적으로, 집적회로 및 마이크로전자장치는 (불순물을 무시한) 반도체 그 자체로만 구성된 '벌크' 반도체(예컨대, 게르마늄 또는 실리콘) 웨이퍼에 형성되었다. 따라서, (일반적으로 수 밀리미터인) 반도체 웨이퍼의 두께는 대표적으로 디바이스들이 형성되는 (일반적으로 수 마이크로미터 이하인) 웨이퍼의 상대적으로 얇은 표면영역들보다 큰 크기의 차수이다. 그러나, 최근 몇십 년 내에 최신 반도체 디바이스들의 성능은 실리콘-온-인슐레이터, 또는 보다 일반적으로 반도체의 얇은 층만이 전기 절연체 상에 증착되는 절연기판 상의 반도체(SOI) 기판들로 해당기술분야에 언급되는 기판 타입에 이들을 형성함으로써 향상되었다. SOI 기판은 2개의 상태, 즉 (i) 사파이어나 유리 웨이퍼와 같은 두꺼운 자체지지 벌크 절연체 상에 얇은 반도체층, 또는 (ii) 두꺼운 자체지지 벌크 반도체 웨이퍼에 실리콘 이산화물과 같은 얇은 전기 절연층에 얇은 반도체층 중 하나에 제조된다.
SOI 기판에 형성된 반도체 디바이스들은 감소된 기생 커패시턴스, 래치업에 대해 더 커진 저항, 및 완전공핍형 및/또는 부분공핍형 트랜지스터를 만드는 능력으로 인해 벌크 반도체 기판에 형성된 이들의 대응부분들에 대해 향상된 성능을 가졌다. 그러나, (박막 또는 벌크 형태로 있든지 간에) 절연체가 있음으로 인해, SOI 기판은 벌크 반도체 기판보다 열전도성이 더 나빠지고 따라서 디바이스 밀도 및 주파수가 계속 증가함에 따라 자기발열을 줄이기 위한 열관리가 더 큰 문제가 되고 있다. 여하튼, 시장의 계속되는 수요는 성능이 더 좋고 단가가 더 낮게 하는 요구가 계속 있음을 의미한다.
종래 기술의 하나 이상의 난관들을 경감하거나 적어도 유용한 대안을 제공하는 절연 기판상의 반도체 및 절연 기판상의 반도체 제조방법을 제공하는 것이 바람직하다.
본 발명의 몇몇 실시예에 따르면, 전자 디바이스들이 내부에 형성되고, 전기절연 박막의 제 1 면에 배치된 반도체 박막을 포함한 절연 기판상의 반도체 구조로서, 기생 커패시턴스를 줄이기 위해, 제 1 면의 맞은편에 있는 전기절연 박막의 제 2 면에 부착된 벌크 기판이 없고, 디바이스로부터 열흐름을 위한 경로를 제공하기 위해, 전기절연 박막의 열전도도는 실질적으로 1.4 W·m-1·K-1보다 큰 절연 기판상의 반도체 구조가 제공된다.
몇몇 실시예에서, 전기절연 박막의 제 2 면에 부착되는 전기절연 박막의 열전도도에 상당하는 열전도도를 갖는 다른 층이 없다. 이는 도 1 및 도 2에 도시된 바와 같이 통상적인 방식으로 배향된 경우 전기절연 박막 아래에 부착된 그러한 층이 없다는 것을 의미하나, 반도체 박막 위에 하나 이상의 그러한 층들을 배제하지 않는다.
몇몇 실시예에서, 전기절연 박막의 제 2 면에 부착된 다른 층이 실질적으로 없다.
몇몇 실시예에서, 전기절연 박막은 반도체 박막과 에피텍셜 관계를 갖는 결정질 박막이다.
몇몇 실시예에서, 전기절연 박막의 열전도도는 적어도 14 W·m-1·K-1이다. 몇몇 실시예에서, 전기절연 박막의 열전도도는 적어도 약 100 W·m-1·K-1이다. 몇몇 실시예에서, 전기절연 박막의 열전도도는 반도체 박막의 열전도도와 적어도 거의 같다. 몇몇 실시예에서, 전기절연 박막의 열전도도는 반도체 박막의 열전도도보다 더 크다.
몇몇 실시예에서, 상기 구조는 반도체 박막에 증착된 적어도 하나의 인터커넥터층을 포함하고, 상기 적어도 하나의 인터커넥터층은 반도체 박막에 있는 디바이스들에 전기연결을 포함한다.
몇몇 실시예에서, 상기 구조는 디바이스에 전기접촉을 제공하고 디바이스와 전기절연 박막으로부터의 열흐름을 위한 열경로를 제공하기 위해 적어도 하나의 인터커넥터층으로부터 반도체 박막과 전기절연 박막을 통해 디바이스로 뻗어 있는 하나 이상의 본드 패드들을 포함한다.
몇몇 실시예에서, 상기 구조는 반도체 박막과 전기절연 박막에 기계적 지지를 제공하기 위해 인터커넥터층에 부착된 지지부를 포함한다.
몇몇 실시예에서, 디바이스들은 완전공핍형 및/또는 부분공핍형 CMOS 디바이스들을 포함한다. 몇몇 실시예에서, 디바이스는 RF 스위치를 포함한다.
몇몇 실시예에서, 전기절연 박막은 AlN 박막이다. 몇몇 실시예에서, 반도체 박막은 실리콘 박막이다.
본 발명의 몇몇 실시예에 따르면, 전기절연 박막의 제 1 면에 배치된 반도체 박막을 형성하는 단계; 및
반도체 박막에 전자 디바이스들을 형성하는 단계를 포함하고,
기생 커패시턴스를 줄이기 위해, 제 1 면의 맞은편에 있는 전기절연 박막의 제 2 면에 부착된 벌크 기판이 없고, 디바이스로부터 열흐름을 위한 경로를 제공하기 위해, 전기절연 박막의 열전도도는 실질적으로 1.4 W·m-1·K-1보다 큰 절연 기판상의 반도체 구조 제조방법이 제공된다.
몇몇 실시예에서, 전기절연 박막의 제 2 면에 부착되는 전기절연 박막의 열전도도에 상당하는 열전도도를 갖는 다른 층이 없다.
몇몇 실시예에서, 전기절연 박막의 제 2 면에 부착되는 다른 층이 실질적으로 없다.
몇몇 실시예에서, 전기절연 박막은 반도체 박막과 에피텍셜 관계를 갖는 결정질 박막이다.
몇몇 실시예에서, 전기절연 박막의 열전도도는 적어도 14 W·m-1·K-1이다. 몇몇 실시예에서, 전기절연 박막의 열전도도는 적어도 약 100 W·m-1·K-1이다. 몇몇 실시예에서, 전기절연 박막의 열전도도는 반도체 박막의 열전도도와 적어도 거의 같다. 몇몇 실시예에서, 전기절연 박막의 열전도도는 반도체 박막의 열전도도보다 더 크다.
반도체 기판에 전기절연박막을 형성하는 단계;
반도체 기판내에 매립형 주입층을 형성하도록 반도체 기판에 에너지 입자빔을 지향시키는 단계;
전기절연 박막에 제 1 핸들층을 접합시키는 단계;
전기절연박막에 접합된 상대적으로 얇은 반도체층을 남기기 위해 매립형 주입층에 해당하는 구조적 결함층을 따라 반도체 기판을 스플릿팅하는 단계;
전기절연 박막의 제 1 면에 배치된 반도체 박막을 제공하기 위해 상대적으로 얇은 반도체 기판층을 연마하는 단계;
얇은 반도체에 디바이스를 형성하는 단계; 및
전기절연 박막으로부터 제 1 핸들층을 제거하는 단계를 포함하고, 전기절연 박막은 반도체 기판의 열전도도 이상의 열전도도를 갖는 절연 기판상의 반도체 구조 제조방법이 또한 본 명세서에 기술되어 있다.
본 명세서에 포함됨.
첨부도면을 참조로, 단지 예로써 본 발명의 몇몇 실시예들을 하기에 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 절연 기판상의 반도체 구조의 개략 횡단면 측면도이다.
도 2는 본 발명의 몇몇 실시예에 따라 형성된 전자 디바이스와 더불어 절연 기판상의 반도체의 개략 횡단면 측면도이다.
도 3은 본 발명의 몇몇 실시예에 따른 절연 기판상의 반도체 제조방법의 흐름도이다.
도 4 내지 도 14는 도 3의 방법 단계들에 따른 공정 동안 반도체 웨이퍼의 개략 횡단면 측면도이다.
본 발명자는 기존 반도체 디바이스의 고주파 및/또는 고전력 성능이 SOI 기판의 자기발열 및 잔여 기생 컨패시턴스에 의해 제한된 채 있다고 판단했다. 이들 난제를 해결하기 위해, 본 발명자는 설명할 절연 기판상의 반도체 구조의 새로운 형태를 개발하였다.
도 1에 도시된 바와 같이, 절연 기판상의 반도체 구조는 전기절연이지만 열 전도성의 얇은 박막 또는 층(104)에 얇은 반도체 박막 또는 층(102)을 포함한다. 그러나, 종래 기술의 SOI 구조와는 달리: (i) 전기절연층(104)의 아래면(즉, 얇은 반도체층(102) 맞은편 면)에 부착된 벌크 기판이 없고. (ii) 전기절연층(104)은 상대적으로 높은 열전도도를 갖도록 선택된 전기절연재료로 구성되며, 상대적으로 높은 열전도라는 것은 본 명세서에서 전기절연층의 열전도도가 실질적으로 SiO2의 열전도도보다 큰, 약 1.4 W·m-1·K-1인 것을 의미하는 것으로 정의된다.
전기절연층(104) 아래에 벌크 기판이 없기 때문에 (사파이어 상의 실리콘 및 벌크 절연기판들과 유사한 기판들을 포함한) 종래 기술의 SOI 기판에 대한 기생 커패시턴스가 더 감소됨으로써, 반도체층(102)에 있는 액티브 반도체 디바이들이 더 높은 주파수로 동작하게 한다. 그러나, 종래 기술의 SOI 웨이퍼의 벌크 기판는 또한 반도체층(102)에서 디바이스들에 의해 발생된 열을 제거하는 방열판으로 작용하며, 따라서 이 방열판의 제거 및 고주파 동작 요구는 자기발열로 인해 고주파수에서 반도체층에 있는 디바이스들을 동작시키는 능력이 제한될 수 있음을 의미한다. 이 난제를 해결하기 위해, 전기절연층(104)은 상술한 바와 같이 상대적으로 높은 열전도도를 갖도록 선택된 재료로 구성된다. 몇몇 실시예에서, 전기절연체의 열전도도는 SiO2 열전도의 적어도 10 배, 즉, 적어도 약 14 W·m-1·K-1이다. 몇몇 실시예에서, 전기절연체의 열전도도는 적어도 약 100 W·m-1·K-1이다. 몇몇 실시예에서, 전기절연체의 열전도도는 박막 반도체(102)의 열전도도와 적어도 거의 같다. 몇몇 실시예에서, 전기절연체의 열전도도는 박막 반도체(102)의 열전도도보다 크다.
예컨대, 반도체층(102)이 실리콘으로 구성된 실시예에서, 전기절연 및 열전도층(104)은 실리콘보다 거의 2배의 열전도도를 갖는 알루미늄(AlN)으로 구성될 수 있다. 그러나, 전기절연 박막(104)은 열전도고가 실질적으로 SiO2 열전도도보다 더 큰 임의의 전기절연재료로 구성될 수 있다. 대표적으로, 전기절연재료는 Al,Ga, In, Mg, Zn, Si, Ge, 또는 Gd의 이원계 또는 삼원게 산화물, 질화물 또는 산질화물이 될 것이다.
본 명세서에 기술된 절연 기판상의 반도체(SOI) 구조는 종래 박막 SiO2 박막보다 열전도도가 더 큰 박막 반도체들을 또한 포함하면서 더 큰 주파수 성능을 가능하게 하는 서브스트레이트리스(substrate-less) SOI 구조들에 감소된 기생 커패시턴스를 제공함으로써 종래기술의 자기가열 난제와 디바이스 성능을 해결한다. 당업자에 이해되는 바와 같이, 박막 반도체의 실제 면내 열컨덕턴스는 열전도도뿐만 아니라 두께에 의존한다. 그러나, 상대적으로 높은 열전도도를 갖는 절연체의 이용으로 박막의 열 컨덕턴스가 향상되고 이에 따라 서브스트레이트리스 SOI 구조는 다른 경우에 가능할 수 있는 것보다 더 큰 디바이스 주파수에 사용되어 진다. 실제로, 일단 해당 디바이스 전력발생밀도와 구성 및 (와이어 본드 및 범프와 같은 금속 구조물들을 포함한) 임의의 방열판 구조의 전도도를 안 후에, 충분한 냉각을 제공하고 이에 따라 박막 반도체에 있는 디바이스들이 소정의 동작 주파수에서 작동되게 할 필요에 따라 박막 반도체의 두께가 증가될 수 있다. 일반적으로, 박막 절연체의 두께는 약 50nm에서 수 마이크론 범위 내에 있다.
반도체층(102) 및 절연층(104)은 모두 박막이기 때문에, 이들은 대면적에 형성될 경우 약할 수 있고, 따라서 일반적으로 깨짐과 파손을 방지하기 위해 몇몇 형태의 기계적 지지부를 필요로 한다. 기술된 실시예에서, 도 1에서 점선으로 도시된 바와 같이, 일반적으로 하나 이상의 중간 인터커넥터층(108)을 통해, 핸들(106) 형태의 지지부가 반도체층(102)의 상부면에 부착된다. 그러나, 다른 형태의 지지부도 다른 실시예에 이용될 수 있음이 당업자에 명백할 것이다. 예컨대, 얇은 반도체막(102)이 하나 이상의 외주 영역들(가령, 링) 및/또는 반도체 박막(102)을 가로지러 선택된 위치들(예컨대, 디바이스들 사이)에서만 지지부에 부착될 수 있다. 다양한 다른 지지 구성들이 가능함이 당업자들에 명백할 것이다.
명확히 하기 위해 도 1에 미도시되었으나, 반도체층(102)은 반도체 디바이스들이 내부에 형성된다. 도 2는 (100) 실리콘층(102)에 형성된 액티브 CMOS 디바이스들 및 중간 디바이스 인터커넥터층들(108)을 통해 반도체층(102)에 부착된 실리콘 웨이퍼 형태의 핸들 슈퍼스트레이트(handle superstrate)(106)을 갖는 SOI 구조를 도시한 것이다. 개략적인 도면에서, 절연 AlN층(104)을 통해 돌출하고, 신호들이 실리콘층(102)에 있는 디바이스로 및 디바이스로부터 어떻게 통신될 수 있는지를 도시한 단일 금속 본드패드(202)가 또한 나타나 있다.
도 1 및 도 2에 도시된 전반적인 구조들은 다양한 다른 가능한 공정들에 의해 만들어질 수 있다. 예컨대, 디바이스층(102)의 반도체는 (100) 실리콘이고 전기절연층(104)의 구성은 AlN인 실시예에서, AlN층(104)이 실리콘층(102)에 직접 성장 및 증착될 수 있거나, 대안으로 실리콘층(102)이 AlN층(104)에 직접 성장 및 증착될 수 있거나, 대안으로 양 층(102,104)이 별개로 형성된 후 함께 접합될 수 있다.
실리콘층(102)은 박막으로 성장되거나 증착될 수 있고, 또는 (가령, 벌크 웨이퍼 또는 종래 매립형 산화물 SOI 웨이퍼일 수 있는) 상대적으로 두꺼운 실리콘층 또는 웨이퍼를 그라인딩 및/또는 에칭백, 또는 Smart CutTM 또는 이온컷 프로세스를 이용해 두꺼운 실리콘층이나 웨이퍼를 스플릿팅한 다음 화학기계연마(CMP)에 의해 형성될 수 있다.
몇몇 실시예에서, 얇은 AlN층은 얇은 Si층 또는 벌크 실리콘 기판에 성장되고, AlN층이 그런 후 또 다른 AlN층에 접합되어 발생한 최종 AlN층의 두께(및 이에 따른 열 컨덕턴스)가 증가된다. 몇몇 실시예에서, 이는 2개의 실리콘 기판에 AlN층을 동시에 성장시키고, 그런 후 실리콘 기판들 중 하나를 (가령, 그라인딩 및/또는 에칭에 의해, 또는 이온컷 프로세스 다음 화학기계연마에 의해) 얇게 하는 단계와 다른 실리콘 기판을 완전히 제거하는 단계(또는 대안으로 발생한 얇은 박막(102,104)을 지지하기 위해 (가령, 그리드 및/또는 링 패턴으로) 실리콘 웨이퍼의 하나 이상의 지지부들만 선택적으로 남기는 단계)에 의해 달성된다. 몇몇 실시예에서, 2개의 실리콘 웨이퍼들 중 적어도 하나는 SOI 웨이퍼고, 프로세스는 매립된 산화물층에 SOI 웨이퍼의 하부 실리콘 기판을 그라인딩 및/또는 에칭하는 단계및 그런 후 얇은(100) 실리콘 디바이스층만 남기기 위해 산화물층을 스트립핑하는 단계를 포함한다. AlN층에 접합된 얇은 실리콘층을 형성하기 위한 프로세스는 발명의 명칭이 둘 다 Method of producing a Silicon-on-Insulator Article인 2011년 11월 4일자로 출원된 US 특허출원번호 No. 61/556,121 및 2012년 11월 2일자로 출원된 일치하는 국제특허(PCT)출원에 기술되어 있으며, 국제특허출원의 전체 내용은 명백히 본 명세서에 참조로 합체되어 있다.
도 3에 도시된 바와 같이 몇몇 실시예에서, 절연 기판상의 실리콘(SOI) 구조를 형성하기 위한 공정은 도 4에 도시된 바와 같이 단계(302)에서 반도체 기판(404) 상에 전기절연 및 열도전층(402)을 형성함으로써 개시된다. 반도체 기판은 일반적으로 전체 반도체 웨이퍼이고, 이하 편의를 위해 이와 같이 기술하나 물론 이는 반드시 그럴 필요는 없다. 반도체 기판(404)의 구성은 반도체 디바이스들이 형성될 수 있는 임의의 반도체일 수 있으나, 기술된 실시예에서는 저항이 100Ω-cm 보다 큰 디바이스 품질 (100) 실리콘 웨이퍼이다.
전기절연 및 열도전층(402)의 구성은 반도체 기판(404)상에 형성하는데 적합하고 연이은 공정단계들과 잘 맞을 수 있는 임의의 전기 절연체, 및 반도체 기판(404)에 형성되고 열전도도가 실질적으로 SiO2의 열전도도보다 더 큰 (약 1.4 W·m-1·K-1인) 디바이스들일 수 있다. 기술된 실시예에서, 전기절연 및 열도전층(402)은 약 50-200nm의 두께를 갖는 AlN층이다. 일반적으로, AlN층(402)의 두께는 SOI 구조에서 반도체 디바이스들이 소정의 전력에서 동작될 수 있도록 충분한 열 컨덕턴스를 제공하게 선택된다. 따라서, 다른 실시예에서 AlN층(402)은 더 얇거나 더 두꺼울 수 있다. 일반적으로, 두께는 약 1㎛를 넘지 않으나, 가령 고전력 애플리케이션에는 수 마이크론의 두께가 필요로 할 수 있다.
AlN층(402)은 가령, 예컨대, 반응성 스퍼터링(RS), 분자빔 에피택시(MBE), 금속유기 화학기상증착(MOCVD), 또는 하이드라이드 기상 에피택시(HVPE)와 같이 당업자에 공지된 표준 방법을 포함해 임의의 적절한 방법으로 성장될 수 있다. AlN은 285 W·m-1·K-1의 매우 높은 열전도도를 가지며, 실질적으로 사파이어의 열전도도(42 W·m-1·K-1)보다 3배 큰 실리콘(149 W·m-1·K-1)보다 더 크다. AlN의 열팽창계수(TCE)(c축에 수직한 4.2×10-6/℃)는 사파이어(7×10-6/℃)보다 실리콘의 TCE(2.6×10-6/℃)에 실질적으로 더 가깝고, 따라서 스트레스가 낮아진다. AlN은 직접 밴드갭(6.2eV) 재료이고 완전공핍형 CMOS 디바이스 동작에 필요한 양호한 절연 속성들(ρ>1014Ω-cm)을 갖는다.
본 명세서에 기술된 SOI 구조는 고속 및/또는 고전력 전자 디바이스들을 염두해 개발되었으나, 본 명세서에 기술된 프로세스 및 구조는 또한 다른 타입의 디바이스들에 이용될 수 있음이 당업자들에 명백할 것이다. 따라서, 반도체 디바이스들은 전자(예컨대, 마이크로전자 또는 나노전자) 반도체 디바이스들 및/또는 광디바이스들 및/또는 기계 디바이스들 및/또는 전자기계 디바이스들 등 또는 그런 디바이스들의 임의의 조합을 포함할 수 있고, 이는 일반적으로 마이크론 규모 이하의 치수를 갖는다.
몇몇 실시예에서, 반도체 기판(404)은 단결정 (100) 방위 벌크 실리콘 웨이퍼이나, 다른 기판 형태 및/또는 구성이 다른 실시예에서 사용될 수 있음이 당업자에 명백할 것이다. 예컨대, 몇몇 실시예에서, 기판(404)은 얇은 반도체층이 전기절연층 또는 기판에 배치되는 표준 SOI 기판이다.
벌크 웨이퍼가 사용되는 실시예에서, 단계(304)에서 웨이퍼는 도 5에 도시된 바와 같이 AlN층(402)을 통해 가스상 종들(502)로 이온 주입되어 매립형 주입층(504)을 형성한다. 몇몇 실시예에서, 150 keV H+ 이온들이 약 6×1016cm-2의 면밀도로 주입된다. 단계(306)에서, (기술된 실시에에서 기준 실리콘 웨이퍼이나 이는 다른 실시예에서 그 경우가 될 필요가 없는) 제 1 핸들(602)이 도 6 및 도 7에 도시된 바와 같이 AlN층(402)에 거꾸로 접합되어 접합된 웨이퍼 스택을 형성한다. 몇몇 실시예에서, 제 1 핸들(602)은 표면 거칠기가 1nm(RMS) 미만인 연마된 표면을 갖는 표준 실리콘 웨이퍼이다.
AlN과 Si 간의 본딩은 일반적으로 오히려 열악하지만, 본 명세서에 기술된 실시예에 대해 본딩이 나중 프로세스에서 반대로 되기 때문에 바람직할 수 있다. 여하튼, 본딩 강도는 저온에서 짧은 주기(예컨대, 약 120℃에서 2시간)동안 스택을 가열시키고, 그런 후 더 긴 주기(예컨대, 약 300℃에서 10시간)동안 온도를 높임으로써 증가된다. 그러나, AlN 및 Si이 후술된 바와 같이 단계(316)에서 분리될 때까지 공정동안 본딩을 유지하기에 충분한 적절한 본딩 강도를 제공하기 위한 온도 및 시간의 다른 조합들도 쉽게 판단될 수 있음이 당업자에 명백할 것이다.
단계(308)에서, AlN층(402)에 부착된 (100) 실리콘의 상대적으로 얇은 층(802)만 남기고, 도 8에 도시된 바와 같이, 주입 웨이퍼(404)가 주입층(504)에 해당하는 구조적 결함의 매립층을 따라 2 부분으로 분할되도록 스택이 열처리된다. 상술한 바와 같이 실리콘에 수소 주입이 수행되는 경우, 몇몇 실시예에서 이는 약 15분간 약 400-600℃의 온도로 스택을 가열함으로써 달성될 수 있다. 재사용될 수 있는 주입 웨이퍼(404)의 비접합부(806)를 제거한 후, 나머지 얇은 층(802)은 약 1시간 동안 약 1100℃의 온도로 어닐링되어 주입된 수소에 의한 임의의 남은 손상 원인을 어닐링시켜 얇은층(802)으로부터 수소를 제거한다.
당업자에 알려진 바와 같이, 상술한 바와 같은 '이온-컷' 프로세스는 나머지 실리콘층(802)에 거친 표면(804)을 남긴다. 단계(310)에서, 이 거친 표면은 그런 후 제거되고 실리콘층(802)은 화학기계연마(CMP) 공정에 의해 얇아져, 도 9에 도시된 바와 같이 AlN 박막(402) 상의 디바이스 품질의 반도체 박막(902)은 평탄해진다. 기술된 실시예에서, 반도체 박막(902)은 두께가 약 110nm인 (100) 실리콘층이다. 그러나, 다른 실시예에서 실리콘(또는 다른 반도체)층은 에너지 및 주입된 이온 종들에 의해 그리고 CMP 단계에 의해 제거된 반도체 양에 의해 결정되는 어떤 실제 두께로 될 수 있음이 당업자에 명백할 것이다.
도 9에 도시된 구조는 표준 매립형 절연체 SOI 기판의 일반적 형태를 가지나, 본 명세서에서 절연재료는 반도체보다 더 큰 열전도도를 갖도록 선택된다.
단계 312에서, 디바이스들은 본 명세서 더 이상 설명되어 있지 않은 당업자에 알려진 표준 공정들을 이용해 도 9의 SOI 기판에 형성된다. 상술한 바와 같이, 다양한 다른 타입의 디바이스들이 형성될 수 있으나, 기술된 실시예에서, 디바이스들은 CMOS 트랜지스터들을 포함한다. 당업자에 명백한 바와 같이, 이들 표준 공정들은 반도체 박막(902)에 도핑 영역을 형성하는 단계 및 그런 후 이들 영역들 중 일부에 전기접촉을 제공하기 위해, 예컨대, (반도체로서 실리콘의 경우)실리콘 산화물 및 질화물, 실리사이드와 같은 절연층을 형성 및/또는 증착 및 패턴화하는 단계, 및 가령 티타늄, 알루미늄, 또는 구리와 같은 금속을 증착 및 패턴화하는 단계에 의해, 도 10에 도시된 바와 같이 하나 이상의 위에 놓이는 인터커넥트층(1002)을 형성하는 단계를 포함한다.
디바이스들을 형성한 후, 단계(314)에서 도 11 및 도 12에 도시된 바와 같이 제 2 핸들(1102)이 디바이스의 상단에 접합된다; 즉, 제 2 핸들(1102)이 반도체 박막(902) 위에 형성된 인터커넥트층(1002)에 접합되며, 이는 접합을 위한 평평한 평탄면을 제공하기 위해 인터커넥트층(1002)의 최상단의 평탄화를 필요로 할 수 있다.
단계(316)에서, 도 13에 도시된 바와 같이, 제 1 핸들(602)이 AlN층(104)에서 제거되고 재사용될 수 있다. (비록 제 1 핸들(602)이 AlN층(104)에 거꾸로 접합되지 않는다면 다른 실시예의 경우가 아닐 수 있으나, 그러한 경우 제 1 핸들(602)은 가령 컷팅, 그라인딩 및/또는 에칭과 같은 파괴 수단을 포함한 다른 수단들에 의해 제거될 수 있다.) 이는 아주 단단하고, 환경에 우수한 장벽을 제공하며 패시베이션을 전혀 필요로 하지 않는 AlN층(104)의 아래를 노출시킨다.
몇몇 실시예에서, 도 14에 개략적으로 도시된 바와 같이 인터커넥터층(1002)에 각각의 전기연결을 형성하도록 하나 이상의 금속 본드 패드들(1402)이 표준 패터닝 및 에칭방법을 이용해 절연층(402) 및 반도체층(902)을 통해 형성된다. 이들 의 전기적 기능 이외에, 본드 패드들(1402)은 또한 AlN층(104) 및 반도체층(902)으로부터 열을 전도하게 작용한다. 전기절연재료로서 AlN이 사용되는 실시예에서, T.J. Anderson, Demonstration of Enhancement Mode AlN/ultrathin AlGaN/GaN HEMTs Using A Selective Wet Etch Approach, MANTECH Conference, May 17th-20th, 2010, Portland, Oregon, USA에 기술된 바와 같이, AlN층을 통해 선택적으로 에칭하도록 양의 포토레지스트 현상액이 사용될 수 있다. 예컨대, 85℃의 온도에서 Clariant AZ400K 현상액은 분당 약 4Å의 속도로 AlN을 에칭시키는 것을 발견했다.
반도체 박막(902)을 만들기 위한 SOI 구조를 만드는 몇가지 방법들이 Smart-CutTM 또는 이온-컷 방법들로 상술하였으나, 다른 방법들도 다른 실시예에 사용될 수 있다. 예컨대, 몇몇 실시예에서, 이온 주입 및 기판 스플릿팅 단계(304,108)가 생략되었고 기판(404)은 예컨대 그라인딩 및/또는 화학에칭 및 연마와 같은 또 다른 방법을 이용해 얇아진다. 몇몇 실시예에서, 기판(404)은 얇은 반도체층이 얇은 반도체층만 남기게 거의 제거되는 전기절연층 또는 기판에 증착되는 표준 SOI 기판이다. 또 다른 실시예에서, 반도체 박막(902)을 단결정, 다결정 또는 비정질일 수 있는 절연층(104)에 직접 성장시킴으로써 반도체 박막(902)이 형성된다. 얇은 결정질 실리콘층들은 현재 단결정 사파이어 기판에 성장되어 사파이어 상의 실리콘 웨이퍼를 만드나, 실리콘과 사파이어 간의 격자 불일치로 인해 트윈 결정 결함들의 형성이 성장 동안 실리콘층에 형성된다. 단결정 AlN의 격자 간격은 사파이어보다 실리콘에 더 가깝기 때문에, 단결정 AlN에 성장된 단결정 실리콘의 품질은 사파이어에 성장된 실리콘의 품질보다 더 양호할 수 있다. 따라서, 몇몇 실시예에서, 절연층(104)은 (100)(또는 몇몇 실시예에서 (111)) 실리콘 기판에 성장된 단결정 AlN층이며, 반도체 박막(902)은 MBE 또는 MOCVD 또는 HVPE와 같은 표준 에피텍셜 성장방법 또는 반응성 스퍼터링에 의해 AlN층에 성장되는 (100) 실리콘층이다.
당업자에 명백한 바와 같이, 제거 전에, (실리콘 웨이퍼일 수 있는) 제 1 핸들(602)은 표준 매립식 절연체 SOI 웨이퍼에 있는 하부 벌크 반도체와 유사하며, 이에 대해, 해당기술분야에서는 일반적으로 기판이라 한다. 따라서, 도 14에 도시된 최종 SOI 구조(1400)는 '서브스트레이트리스' SOI 구조라 할 수 있다.
상술한 바와 같이, 매립된 산화물층이 있음으로 인한 종래 기술의 SOI 웨이퍼에서 기생 커패시턴트의 감소에도 불구하고 , 본 발명자는 매립된 산화물층 아래 벌크 반도체가 있음으로 인한 나머지 기생 커패시턴스가 이런 웨이퍼에 형성된 디바이스들의 성능을 계속 제한한다고 판단했다. 따라서, 도 14에 도시된 SOI 구조(1400)와 같이 본 명세서에 기술된 '서브스트레이트리스' SOI 구조는 기생 커패시턴스가 더 감소되고 이에 따라 향상된 고주파 디바이스 성능을 제공한다. 사이에 인터커넥터층(1002)이 있음으로 인해 반도체 박막(902)과 제 2 핸들(1102) 간의 물리적 분리가 커져 제 2 핸들(1102)이 있음으로써 더 이상 다른 기생 커패시턴스가 도입되지 않게 된다. 방열판과 같은 벌크 기판의 부재에 의해 가능하게 악화되는 가능한 자기가열 문제도 SiO2 또는 심지어 디바이스들이 형성되는 반도체층(902)의 열전도도보다 더 큰 열전도도를 갖도록 디바이스 아래의 절연층(402)을 선택함으로써 해결되거나 완화될 수 있다. 이는 디바이스로부터 박막 절연체를 통해 금속 범프, 와이어 본드 또는 기타 열도전 구성요소들로 열 전달을 용이하게 한다. 실제로, 한편으로는 박막을 통한 면내 전달을 증가시키기 위해 박막 절연체의 두께를 늘리는 것과 다른 한편으로는 기생 커패시턴스를 줄이기 위해 두께를 감소시키는 것 간에 밸런스가 필요하다. 일반적으로, 50nm에서 적어도 1 마이크론 또는 수 마이크론 범위의 박막 트랜지스터의 두께는 이들 대항요건들을 간에 양호한 밸런스를 제공한다.
따라서 본 명세서에 기술된 SOI 구조는 자기가열 효과가 줄어든 고주파 및 전력 애플리케이션용의 (휴대전화 및 유사한 디바이스들의 RF 스위치를 포함한) 상대적으로 저가의, 완전공핍형 또는 부분공핍형의 상보적인 금속산화물실리콘(CMOS) 회로의 생산을 가능하게 한다.
본 발명의 범위로부터 벗어남이 없이 당업자에 많은 변형들이 당업자에 명백할 것이다.

Claims (36)

  1. 전자 디바이스들이 내부에 형성되고, 전기절연 박막의 제 1 면에 배치된 반도체 박막을 포함한 절연 기판상의 반도체 구조로서,
    기생 커패시턴스를 줄이기 위해, 제 1 면의 맞은편에 있는 전기절연 박막의 제 2 면에 부착된 벌크 기판이 없고, 디바이스로부터 열흐름을 위한 경로를 제공하기 위해, 전기절연 박막의 열전도도는 실질적으로 1.4 W·m-1·K-1보다 큰 절연 기판상의 반도체 구조.
  2. 제 1 항에 있어서,
    전기절연 박막의 제 2 면에 부착되는 전기절연 박막의 열전도도에 상당하는 열전도도를 갖는 다른 층이 없는 절연 기판상의 반도체 구조.
  3. 제 1 항 또는 제 2 항에 있어서,
    전기절연 박막의 제 2 면에 부착되는 다른 층이 실질적으로 없는 절연 기판상의 반도체 구조.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    전기절연 박막은 반도체 박막과 에피텍셜 관계를 갖는 결정질 박막인 절연 기판상의 반도체 구조.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    전기절연 박막의 열전도도는 적어도 14 W·m-1·K-1인 절연 기판상의 반도체 구조.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    전기절연 박막의 열전도도는 적어도 약 100 W·m-1·K-1인 절연 기판상의 반도체 구조.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    전기절연 박막의 열전도도는 반도체 박막의 열전도도와 적어도 거의 같은 절연 기판상의 반도체 구조.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    전기절연 박막의 열전도도는 반도체 박막의 열전도도보다 더 큰 절연 기판상의 반도체 구조.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    반도체 박막에 증착된 적어도 하나의 인터커넥터층을 포함하고, 상기 적어도 하나의 인터커넥터층은 반도체 박막에 있는 디바이스들에 전기연결을 포함하는 절연 기판상의 반도체 구조.
  10. 제 9 항에 있어서,
    디바이스에 전기접촉을 제공하고 디바이스와 전기절연 박막으로부터의 열흐름을 위한 열경로를 제공하기 위해 적어도 하나의 인터커넥터층으로부터 반도체 박막과 전기절연 박막을 통해 뻗어 있는 하나 이상의 본드 패드들을 포함하는 절연 기판상의 반도체 구조.
  11. 제 9 항 또는 제 10 항에 있어서,
    반도체 박막과 전기절연 박막에 기계적 지지를 제공하기 위해 인터커넥터층에 부착된 지지부를 포함하는 절연 기판상의 반도체 구조.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    디바이스들은 완전공핍형 및/또는 부분공핍형 CMOS 디바이스들을 포함하는 절연 기판상의 반도체 구조.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    디바이스들은 RF 스위치를 포함하는 절연 기판상의 반도체 구조.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    전기절연 박막은 AlN 박막인 절연 기판상의 반도체 구조.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    반도체 박막은 실리콘 박막인 절연 기판상의 반도체 구조.
  16. 전기절연 박막의 제 1 면에 배치된 반도체 박막을 형성하는 단계; 및
    반도체 박막에 전자 디바이스들을 형성하는 단계를 포함하고,
    기생 커패시턴스를 줄이기 위해, 제 1 면의 맞은편에 있는 전기절연 박막의 제 2 면에 부착된 벌크 기판이 없고, 디바이스로부터 열흐름을 위한 경로를 제공하기 위해, 전기절연 박막의 열전도도는 실질적으로 1.4 W·m-1·K-1보다 큰 절연 기판상의 반도체 구조 제조방법.
  17. 제 16 항에 있어서,
    전기절연 박막의 제 2 면에 부착되는 전기절연 박막의 열전도도에 상당하는 열전도도를 갖는 다른 층이 없는 절연 기판상의 반도체 구조 제조방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    전기절연 박막의 제 2 면에 부착되는 다른 층이 실질적으로 없는 절연 기판상의 반도체 구조 제조방법.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    전기절연 박막은 반도체 박막과 에피텍셜 관계를 갖는 결정질 박막인 절연 기판상의 반도체 구조 제조방법.
  20. 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    전기절연 박막의 열전도도는 적어도 14 W·m-1·K-1인 절연 기판상의 반도체 구조 제조방법.
  21. 제 16 항 내지 제 20 항 중 어느 한 항에 있어서,
    전기절연 박막의 열전도도는 적어도 100 W·m-1·K-1인 절연 기판상의 반도체 구조 제조방법.
  22. 제 16 항 내지 제 21 항 중 어느 한 항에 있어서,
    전기절연 박막의 열전도도는 반도체 박막의 열전도도와 적어도 거의 같은 절연 기판상의 반도체 구조 제조방법.
  23. 제 16 항 내지 제 22 항 중 어느 한 항에 있어서,
    전기절연 박막의 열전도도는 반도체 박막의 열전도도보다 더 큰 절연 기판상의 반도체 구조 제조방법.
  24. 제 16 항 내지 제 23 항 중 어느 한 항에 있어서,
    전기절연 박막의 제 1 면에 증착된 반도체 박막을 형성하는 단계는 전기절연 박막에 반도체 박막을 성장시키는 단계를 포함하는 절연 기판상의 반도체 구조 제조방법.
  25. 제 16 항 내지 제 24 항 중 어느 한 항에 있어서,
    전기절연 박막의 제 1 면에 증착된 반도체 박막을 형성하는 단계는
    반도체 박막에 전기절연 박막을 형성하는 단계;
    전기절연 박막에 제 1 핸들층을 접합시키는 단계;
    전기절연 박막에 접합된 반도체 박막을 제공하기 위해 반도체 기판의 대부분을 제거하는 단계; 및
    전기절연 박막으로부터 제 1 핸들층을 제거하는 단계를 포함하는 절연 기판상의 반도체 구조 제조방법.
  26. 제 25 항에 있어서,
    반도체 기판은 반도체 박막과 벌크 반도체 기판 사이에 배치된 매립형 절연층을 포함한 매립형 절연 기판 상의 반도체 기판인 절연 기판상의 반도체 구조 제조방법.
  27. 제 25 항 또는 제 26 항에 있어서,
    반도체 박막에 증착되는 적어도 하나의 인터커넥터층을 형성하는 단계를 포함하고, 상기 적어도 하나의 인터커넥터층은 반도체 박막에 형성된 전자 디바이스들에 대한 전기 접촉을 포함하며, 상기 방법은 제 1 핸들층을 제거하기 전에 적어도 하나의 인터커넥터층에 제 2 핸들층을 접합시키는 단계를 포함하는 절연 기판상의 반도체 구조 제조방법.
  28. 제 27 항에 있어서,
    제 2 핸들층에 접합하기 전에 적어도 하나의 인터커넥터층의 표면을 평탄화하는 단계를 포함하는 절연 기판상의 반도체 구조 제조방법.
  29. 제 27 항 또는 제 28 항에 있어서,
    전자 디바이스들에 전기 접촉을 제공하고 상기 디바이스들과 전기절연 박막으로부터 열 흐름에 대한 열경로를 제공하기 위해 반도체 박막과 전기절연박막을 통해 적어도 하나의 인터커넥터층으로부터 뻗어 있는 하나 이상의 본드 패드들을 형성하는 단계를 포함하는 절연 기판상의 반도체 구조 제조방법.
  30. 제 25 항 내지 제 29 항 중 어느 한 항에 있어서,
    전기절연박막의 제 1 면에 배치된 반도체 박막을 형성하는 단계는
    반도체 기판에 전기절연박막을 형성하는 단계;
    반도체 기판내에 매립형 주입층을 형성하도록 반도체 기판에 에너지 입자빔을 지향시키는 단계;
    전기절연 박막에 제 1 핸들층을 접합시키는 단계;
    전기절연박막에 접합된 상대적으로 얇은 반도체층을 남기기 위해 매립형 주입층에 해당하는 구조적 결함층을 따라 반도체 기판을 스플릿팅하는 단계;
    전기절연 박막의 제 1 면에 배치된 반도체 박막을 제공하기 위해 상대적으로 얇은 반도체 기판층을 평탄화하는 단계; 및
    전기절연 박막으로부터 제 1 핸들층을 제거하는 단계를 포함하는 절연 기판상의 반도체 구조 제조방법.
  31. 제 30 항에 있어서,
    에너지 입자빔이 전기절연층을 통해 반도체 기판으로 지향되는 절연 기판상의 반도체 구조 제조방법.
  32. 제 16 항 내지 제 31 항 중 어느 한 항에 있어서,
    전자 디바이스는 완전공핍형 및/또는 부분공핍형 CMOS 디바이스를 포함하는 절연 기판상의 반도체 구조 제조방법.
  33. 제 16 항 내지 제 32 항 중 어느 한 항에 있어서,
    디바이스는 RF 스위치를 포함하는 절연 기판상의 반도체 구조 제조방법.
  34. 제 16 항 내지 제 33 항 중 어느 한 항에 있어서,
    전기절연 박막은 AlN 박막인 절연 기판상의 반도체 구조 제조방법.
  35. 제 16 항 내지 제 34 항 중 어느 한 항에 있어서,
    반도체 박막은 실리콘 박막인 절연 기판상의 반도체 구조 제조방법.
  36. 제 16 항 내지 제 35 항 중 어느 한 항에 있어서,
    제 1 핸들층을 전기절연 박막에 접합시키는 단계는 가역적일 수 있고, 전기절연 박막으로부터 제 1 핸들층의 제거는 제 1 핸들층과 전기절연 박막 간에 접합을 깨뜨릴 정도로 충분한 힘을 인가함으로써 달성되는 절연 기판상의 반도체 구조 제조방법.
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