KR20090110836A - 다중층 구조 및 그 제조 프로세스 - Google Patents

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Abstract

본 발명은 적어도 다음의 단계들을 포함하는 다중층 구조를 제조하기 위한 프로세스에 관한 것이다:
a) 실리콘 기판 상에 성장층을 에피택셜 성장시키는 단계(S1);
b) 상기 성장층으로 형성된 적어도 하나의 패턴을 형성하는 단계(S2, S3);
c) 상기 실리콘 기판 상에 산화물 층을 증착하는 단계(S5);
d) 상기 산화물 층 상으로 실리콘 액티브 층을 전이하는 단계(S7-S10);
e) 각각의 패턴 위의 상기 실리콘 액티브 층 및 상기 산화물 층에 캐비티를 형성하는 단계(S11, S12);
f) 상기 성장층의 각각의 노출된 패턴으로부터 III-V 물질을 상기 캐비티 내에 성장시키는 단계(S14).
다중층, 에피택셜, 성장층, 액티브층, 캐비티

Description

다중층 구조 및 그 제조 프로세스{Multilayer structure and its fabrication process}
본 발명은 전자공학적, 광전자공학적 및/또는 전력 구성 요소들/기능부들을 집적하기에 더 용이하게 하는 다중층 복합 구조들을 제조하기 위한 프로세스에 관한 것이다.
하나의 그리고 동일한 플랫폼 상에, MOS 타입의 전자공학적 구성 요소들 (예를 들어 CMOS 회로들) 및 III-V 타입의 전자공학적, 광전자공학적 및/또는 전력 구성 요소들 (예를 들어 트랜지스터들 또는 광학적 소스들/검출기들)을 집적하기 위한 구조들을 제조하는 것은 동일한 기판 상에, 다음을 결합하는 능력에 의존한다:
- MOS 전자공학적 구성 요소들을 제조하는 것을 허용하는, 높은 결정질의 단결정 실리콘 층들; 및
- III-V 전자공학적, 광전자공학적 및/또는 전력 구성 요소들을 제조하기 위한 III-V 물질들(GaAs, InP 및 그들의 합금들).
이러한 층들을 제조하기 위하여 만족스러운 방법론을 찾기 위하여 많은 기술들이 연구팀들에 의해 실험되어지고 있다.
화학적 기상 증착(CVD) 기술 또는 분자 빔 에피택시(MBE) 기술에 의해 실리 콘 상에 III-V 물질들(예를 들어 GaAs, InP, 합금들, 등)을 직접적인 에피택셜 성장시키는 것은 최근의 수 십년간에 걸쳐 연구되어져 왔으나, 결정질(나타나는 전위들, 역위상 영역들 (antiphase domains), 점 결함들(point defects), 등)의 측면에서 우수한 결과들을 얻지 못하였다.
다른 알려진 기술에 따르면, 예를 들어, Jalaguier에 의한 "Transfer of 3 in GaAs film on silicon substrate", Electronics Letters, February　19,　1998, Vol.　34, No.　4, pp.　408-409)의 논문에서 설명된 것처럼 InP 또는 GaAs 물질의 얇은 단결정 막들을 이러한 막들의 고유의 결정질을 의미있게 손상시키지 않으면서 실리콘 기판 상으로 물리적으로 전이하는 것이 가능하다. 이러한 막 전이는 잘 알려진 스마트 컷(Smart CutTM ) 기술을 사용하여 수행되는데, 상기 기술의 실시예는 특히 US 5　374　564 문헌에서 또는 A.J.　Auberton-Herve 등에 의한 "Why can Smart-Cut change the future of microelectronics?" 의 제목을 가진 International Journal of High-Speed Electronics and Systems, Vol.　10, No.　1, 2000, pp.　131-146.의 논문에서 특히 설명된다.
나아가, 동일한 기계적 플랫폼 상에 실리콘 및 III-V 물질들을 집적하기 위하여 성장 기술들과 막 전이 기술들을 결합하는 것이 가능하다는 것이 설명되어진다.
실시의 제1 방법에 따르면, GaAs 도너 기판을 가지지 않으면서, 200mm 직경의 실리콘 웨이퍼 상에 GaAs을 구현하는 한가지 방법은, 단결정 게르마늄(Ge) 기판 상에 GaAs를 성장시키는 단계로 구성된다. 게르마늄 상에 GaAs을 성장시키는 단계는 이러한 두 물질들 사이에 매우 작은 격자 파라미터 불일치(mismatch)에 기인하여 매우 높은 수준의 박막들을 구현하는 것을 가능하게 한다. 그러나, 이러한 벌크 기판들의 비용 및 기계적인 취성 때문에, 실리콘 상의 얇은 게르마늄 막을(GaAs 및 InP과 같은) 전이하고 다음에 GaAs의 결정 성장을 수행하는 것이 더욱 유리하다. 이렇게 구현된 GaAs는 벌크 GaAs 기판 상에 에피택셜 성장된 GaAs과 동일한 수준을 가진다.
GeOI 구조(중간 절연막을 가지는 실리콘 상의 게르마늄)가 큰 직경 상에서, 즉, 직경 200mm 까지 실제로 설명되고 있다. 현재까지, 이것이 실리콘과 GaAs을 결합하는 가장 직접적인 방법론이다.
그러나, 본 발명에서 의도되는 어플리케이션을 위하여, 즉 실리콘 및 III-V 물질들 상에 마이크로 전자공학적, 광전자공학적 및/또는 전력 기능부들을 집적하기 위하여, 이러한 구조는 가장 최적의 가능성은 아니다. 이것은, 에피택셜 성장된 GaAs/Ge 전이 구조에 대하여, 실리콘 상에 회로를 형성하기 위하여 상기 실리콘을 국부적으로 노출하는 것이 우선적으로 필요하므로 실리콘 지지 기판 상에 CMOS 구성 요소들을 제조하는 것이 어렵기 때문이다. 제조 과정 동안의 특정한 열적 예산(thermal budget)의 문제에 부가하여, 회로가 광학적 구성 요소에 전기적으로 연결되기 때문에 그것을 까다롭게 하거나 불가능하게 하는 토폴로지(topology)가 존재한다.
이러한 기술을 실행하는 제2 방법에 따르면, CMOS 구성 요소들의 표면을 위 한 실리콘 액티브 층 및 실리콘 층 아래의 광학적인 액티브 층을 가지는 구조들이 이러한 단점들을 극복하기 위하여 개발되어 왔다.
문헌 US　6　645　829 및 US　6　677　655 은 이렇게, 아래와 같은, 매입된 액티브 광학적 층들을 포함하는 구조들의 제조를 설명한다:
- [Si 기판/산화물 (SiO2)/Ge 층/Si 층] 또는 그렇지 않다면
- [Si 기판/산화물 (SiO2)/Si 층/Ge 층/산화물 (SiO2)/Si 층].
그러나, 이러한 타입의 이러한 구조들에서, 광학적 액티브 층은 이러한 실리콘 층을 제조하기 위해 사용되는 제조 방법(에피택시 또는 본딩)에 의존하여 더 좋거나 더 열악한 성질의 실리콘 층과 직접적으로 항상 접촉한다.
더욱이, 문헌 US　2004/0252931 은 전기적으로 액티브 층 및 광학적으로 액티브 층을 포함하는 다중층 모놀리식(monolithic) 전자공학적 소자를 다른 층 상으로 본딩함으로써, 다중층 구조들을 형성하는 것을 제안하는데, 상기 전기적 및 광학적 층들은 지지 기판 상으로 전이되는 SOI 층들일 수 있다.
앞에서 언급된 문제점들을 방지하기 위하여, 본 발명은 동시에 제조 수율을 개선하기 위하여, 필요로 하는 단계들의 수를 단순화하면서 III-V 물질들 및 실리콘 액티브 층들을 균등질로(homogeneously) 집적하는 다중층 구조를 제조하기 위한 해결책을 제공한다.
이러한 목적을 위하여, 본 발명은 적어도 아래의 다음의 단계들을 포함하는 다중층 구조를 제조하기 위한 프로세스에 관한 것이다:
a) 실리콘 기판 상에 성장층을 에피택셜 성장시키는 단계;
b) 상기 성장층으로 형성된 적어도 하나의 패턴을 형성하는 단계;
c) 상기 실리콘 기판 상에 산화물 층을 증착하는 단계;
d) 상기 산화물 층 상으로 실리콘 층을 전이하는 단계;
e) 각각의 패턴 위의 상기 실리콘 층 및 상기 산화물 층에 캐비티 를 형성하는 단계; 및
f) 상기 성장층의 각각의 노출된 패턴으로부터 III-V 물질을 상기 캐비티 내에 성장시키는 단계.
본 발명의 프로세스는 MOS 구성 요소들을 위한 액티브 실리콘 층 및 전자공학적, 광전자공학적 및/또는 전력 구성 요소들을 위한 III-V 물질들의 하나 또는 그 이상의 섬들 양쪽을 포함하는 구조를 상기 표면의 직접 상에 제공한다. 본 발명의 상기 프로세스는 전체 제조 사이클을 통하여 단지 단일한 층 전이를 포함한다는 사실 때문에 특히, 이러한 구조는 나아가 종래 프로세스들의 경우보다 더욱 간단하게 제조된다.
본 발명의 일측면에 따르면, 단계 b)에서, 각각의 패턴은 상기 성장층 상에 적용된 제1 어퍼쳐 마스크를 통하여 상기 성장층을 화학적으로 식각하여 제조된다. 상기 패턴들의 개수와 형태는 변할 수 있다. 복수의 패턴들을 형성하는 경우에서는, 바람직하게는 서로로부터 균일하게 이격되어 존재한다.
본 발명의 다른 측면에 따르면, 단계 e)에서, 상기 캐비티는 상기 실리콘 액티브 층 상에 적용된 제2 어퍼쳐 마스크를 통하여 상기 실리콘 액티브 층 및 상기 산화물 층을 화학적으로 식각하여 제조되며, 상기 마스크는 상기 성장층의 각각의 패턴에 대하여 정렬된다.
단계 d)에서, 상기 실리콘 액티브 층은 SOI 구조를 본딩(bonding)함으로써 상기 산화물 층 상으로 전이되고, 상기 SOI 구조의 베이스 기판은 본딩 이후에 제거된다.
바람직하게는 상기 실리콘 기판은 오배향된(misoriented) 실리콘 기판이지만, 그러나 상기 실리콘 기판이 오직 오배향된 실리콘 기판인 것은 아니다.
상기 성장층은 게르마늄 층일 수 있으며 그리고 III-V 물질은 적어도 갈륨 비소(GaAs), AlGaAs 및 InGaAs으로부터 선택된 물질일 수 있다.
나아가, 상기 성장층은 질화 알루미늄 층(AlN)일 수도 있다. 이러한 경우에, 상기 III-V 물질은 적어도 GaN, AlGaN, InGaN 및 ZnGaN으로부터 선택된 물질일 수 있다.
상기 프로세스는, 단계 b) 후에 그리고 상기 단계 c) 전에, 전위들이 각각의 패턴의 에지(edge)들을 향하여 이동하여 소멸될 수 있도록 적어도 하나의 열처리 단계를 더 포함할 수 있다.
본 발명은 또한
- 실리콘 기판;
- III-V 물질의 성장층으로 형성된 적어도 하나의 패턴;
- 상기 실리콘 기판 상의 산화물 층; 및
- 상기 산화물 층 상의 실리콘 액티브 층을 포함하는 다중층 구조에 관한 것이며, 상기 산화물 층 및 상기 실리콘 액티브 층은 상기 성장층의 각각의 패턴 위에 캐비티를 가지고, 상기 캐비티는 III-V 물질로 채워진다.
본 발명의 특징들 및 장점들은 첨부된 도면들과 결합되어, 비제한적인 설명에 의해서 주어진, 다음의 상세한 설명으로부터 더욱 명확하게 분명해질 것이며, 상기 도면들은:
- 도 1a 내지 도 1k 는 본 발명을 실행하는 하나의 방법에 따른 다중층 구조의 제조를 도시하는 개요적인 단면도들이며; 그리고
- 도 2는 도 1a 내지 도 1k에서 실행되는 단계들의 플로우차트이다.
본 발명은 일반적으로 다중층 구조들의, 바람직하게는 웨이퍼들의 형태로, 제조에 적용되어 실리콘 기술에 기초한 마이크로 전자공학적 회로 상의 III-V 물질들에 기반한 전자공학적 구성 요소들(예를 들어 FET, MOSFET 또는 HBT 트랜지스터들), 광전자공학적 구성 요소들(예를 들어 광 소스들/검출기들) 및/또는 전력 구성 요소들(예를 들어 HEMT (high electron mobility transistor)을 쉽게 집적할 수 있도록 한다. 이러한 타입의 회로는 로직 및/또는 아날로그 기능부들, 메모리 기능부들 등을 제조하기 위한 구성 요소들과 같은, 실리콘 기술에서 통상적으로 접하는 모든 구성 요소들을 포함할 수 있다.
이러한 목적을 위하여, 본 발명의 다중층 구조는 활성 실리콘 표면층 및 이 러한 실리콘 층으로부터 나타나는 III-V 물질의 하나 또는 그 이상의 섬(island)들을 포함한다.
도 1a 내지 도 1k 및 도 2를 참조하여 본 발명의 일실시예에 따른 다중층 구조를 제조하기 위한 하나의 프로세스를 지금부터 설명한다.
제1단계는 에피택셜 성장에 의해, 실리콘 기판 (1) 상에 게르마늄 층 (2)을 형성하는 단계(단계 S1, 도 1a)로 구성된다. 게르마늄 층 (2)은 성장층, 즉 선택적 에피택셜 재성장에 의해 III-V 물질이 후속적으로 그로부터 형성되는 성장 핵생성(growth nucleation) 또는 시드(seed) 층,에 해당한다. 에피택셜 성장은 잘 알려진 기술이며 따라서 여기에서 더욱 상세하게 설명하지는 않는다.
이렇게 형성된 게르마늄 층 (2)은 예를 들어 약 100 나노미터 내지 10 미크론의 두께를 가지며, 약 1x106/cm2 내지 1x108/cm2 의 전위 밀도를 가진다.
실리콘 기판 (1)은 배항된(oriented) 실리콘 기판(결정축과 (100) 표면 법선이 정렬된)으로부터 형성될 수 있거나 또는 오배향된(misoriented) 실리콘 기판(결정축과 (100) 표면 법선 사이에 "미스컷(miscut)" 또는 "오프컷(offcut)"으로 또한 명명되는 각(angle)이 존재하는)으로부터 형성될 수 있다. 오배향된 실리콘 기판은 에피택셜 성장 층이 거의 결함이 없이 구현되도록 하기 때문에, 실리콘 기판 (1)은 바람직하게는, 그러나 반드시 그런 것은 아니며, 오배향된 실리콘 기판이다.
제2 단계는 게르마늄 층 (2)으로부터 하나 또는 그 이상의 게르마늄 패턴들을 형성하는 단계로 구성된다. 여기에서 설명되는 예에서는, 마스크 (10)가 게르마 늄 층 (2) 상에, 예를 들어 리소그래피(단계 S2, 도 1b)에 의해, 적용(apply)되며 그리고 그 다음에 마스크 (10) 내의 어퍼쳐들을 통하여 노출된 게르마늄 층 (2)의 일부분들이 화학적으로 식각된다(단계 S3, 도 1c). 일단 식각이 완료되면 상기 마스크가 제거되고, 도 1c에서 도시된 것처럼 게르마늄 패턴 (20)이 실리콘 기판 (1) 상에 남게된다.
여기에서 설명되는 예에서는, 단지 단일의(single) 게르마늄 패턴이 형성된다. 그러나, 본 발명에 따르면, 몇몇의 패턴들이 상기 성장층으로부터 형성될 수 있다. 마찬가지로, 각각의 패턴은 특정한 형상으로 한정되지 않는다. 상기 패턴들은 요구 사항들에 의존하여, 임의의 타입의 형상(사각형, 원형, 환상(annular) 등의 형상)일 수 있다. 더욱이 하나 또는 그 이상의 패턴들의 형성은 다른 식각 기술들, 예를 들어 플라즈마 식각 또는 이온 식각과 같은,을 사용하여 구현될 수 있다.
몇몇의 패턴들이 형성될 때, 바람직하게는 실리콘 기판 (1) 상에 균일하게 이격되어 존재한다. 상기 패턴의 에지들을 향하여 이동하여 소멸되는 전위들 근처의 패턴 (20)에서의 실질적으로 모든 전위들을 제거하기 위하여 게르마늄 패턴 (20)과 함께 실리콘 기판 (1)은 나아가 열적 사이클링(thermal cycling)을 받을 수 있다(단계 S4). 이러한 열적 사이클링은 예를 들어, Luan et al. 에 의한 "High-quality Ge epilayers on Si with low threading-dislocation densities" APL 75 No.　19, November　1999, pp.　2909-2911)의 논문에서 설명된다. 이러한 사이클링은 수십분 내지 수 시간의 범위를 가지는 시간 동안 약 800 내지 1000℃ 의 온도에서 수행된다. 몇몇의 열적 사이클들은 때로는 필요할 수 있다.
다음으로, 두꺼운 산화물 본딩층(3)이 실리콘 기판 (1) 상에 그리고 게르마늄 패턴 (20) 상에 증착된다(단계 S5, 도 1d). 게르마늄 층 (2)이 패터닝되지 않는다면(즉, 패턴들이 형성되지 않는다면), 산화물 본딩층은 예를 들어 수백 나노미터의 두께를 가지는 SiO2 층이다. 만약 그렇지 않다면, SiO2 층은 형성된 게르마늄 패턴(들)의 높이의 약 세 배의 두께를 가진다. 산화물 본딩층(3)의 표면은 예를 들어 화학적-기계적 폴리싱 (CMP, chemical-mechanical polishing)에 의하여 평탄화된다(단계 S6).
SOI 구조 (4)가 그 다음에 산화물 본딩층(3)의 표면 상으로 본딩된다(단계 S7, 도　1E). SOI 구조 (4)는, 그 자체로 잘 알려져 있는 것처럼, 실리콘 기판 (43), 매립 산화물 (SiO2) 층(42) 및 실리콘 액티브 층 (41)을 포함하며, 다시 말하면 MOS 전자공학적 구성 요소들의 제조를 허용하는 높은 결정질의 단결정 실리콘 층을 포함한다. 이러한 SOI (silicon-on-insulator) 구조는 다음의 단계들을 포함하는 스마트 컷(Smart CutTM ) 기술을 사용하여, 알려진 방법으로 제조될 수 있다:
- 산화된 실리콘 제1 기판 내에 취화영역을 형성하기 위하여 상기 산화된 실리콘 제1 기판 내에 가스 종들(분리되거나 또는 결합된 H, He, 등등)의 주입하여 도너 실리콘 웨이퍼를 정의하는 단계;
- 상기 제1 실리콘 기판을 앞에서 설명된 것처럼 준비된 지지 기판에 해당하는 제2 실리콘 기판에, 예를 들어 분자 결합(molecular adhesion)에 의하여, 본딩하는 단계;
- 상기 도너 실리콘 웨이퍼를 주입에 의해 취화된 상기 영역에서 (열적으로 및/또는 기계적으로) 분리하는 단계; 및 선택적으로,
- 화학적 식각, 폴리싱/평탄화 및/또는 열처리에 의한 피니싱 단계.
매립 산화물 층을 가지는 실리콘 지지 기판(매립 산화물 (SiO2) 층 (42)을 가지는 실리콘 기판 (43)과 동일한) 및 상기 도너 실리콘 웨이퍼를 전이하여 구현되는 실리콘 막(실리콘 액티브 층 (41)에 해당하는)을 포함하는 SOI 구조 (구조 (4)와 동일한)가 따라서 구현된다.
SOI 구조 (4)는 매우 낮은-온도 본딩에 의하여 산화물 본딩층(3)에 본딩되는데, 이것은 예를 들어 플라즈마 활성화(산화 플라즈마, 질소 플라즈마, 등)을 통한 분자 결합 본딩에 의하여 구현될 수 있다. 산화물 본딩층(3)과 SOI 구조 (4) 사이의 본딩 계면을 강화하기 위하여 약 600℃ 내지 1100℃ 범위의 온도에서의 어닐링이 적용될 수 있으나(단계 S8), 또한 실리콘의 초기 특성들을 회복하기 위하여 약 600℃ 내지 1100℃ 범위의 온도에서의 어닐링이 적용될 수 있다.
다음으로, 실리콘 기판(43)이 웨이퍼 그라인딩에 의해, 폴리싱(CMP)에 의해 그리고 화학적 식각에 의해 제거된다(단계 S9, 도 1f). 상기 매립 산화물층이 건식 화학적 식각(예를 들어, 플라즈마 식각) 또는 습식 화학적 식각에 의해, 또는 그 밖에 TMAH (tetramethylammonium hydroxide)를 사용한 선택적인 식각에 의하여 또한 제거된다(단계 S10, 도　1G).
도 1g에서 도시된 것처럼, 따라서 구현된 것은 게르마늄 패턴 (20)을 가지는 실리콘 기판 타입 상의 SOI 의 이중층(bilayer)이다.
다음의 두 단계들은 게르마늄 패턴 (20) 위의 구조를 개방(opening)하기 위하여 캐비티를 형성하는 단계들로 구성된다. 단계 S3 동안에 수행된 것처럼, 어퍼쳐 마스크 (11)가 실리콘 액티브 층 (41) 상에, 예를 들어 리소그래피(단계 S11, 도 1h)에 의해, 적용(apply)되며 그리고 그 다음에 마스크 (11)의 어퍼쳐를 통하여 노출된 실리콘 액티브 층 (41)의 일부분들이 화학적으로 식각된다(단계 S12, 도 1i). 어퍼쳐 마스크 (11)는 게르마늄 패턴 (20) 위의 상기 층(41)을 개방하기 위하여 정렬되어야 한다. 마스크 (11)는 단계 S3에서 사용되는 마스크 (10)의 역타입(countertype)에 해당한다. 일단, 도 1i에서 도시된 것처럼, 식각이 완료되면 그 다음에 상기 마스크가 제거되며, 실리콘 액티브 층 (41)은 게르마늄 패턴 (20) 위로 위치하는 캐비티 (12)를 가진다. 다음으로, 상기 캐비티를 게르마늄 패턴 (20)으로까지 아래로 연장하기 위하여 게르마늄 패턴 (20)과 캐비티 (12) 사이에 위치하는 산화물 층(3)의 일부가 건식 화학적 식각(예를 들어, 플라즈마 식각) 또는 습식 식각에 의하여, 제거된다(단계 S13, 도　1J).
일단 게르마늄 패턴이 노출되면, 갈륨 비소 (GaAs)의 선택적인 에피택셜 재성장이 수행된다(단계 S14, 도　1K). 이러한 재성장은 캐비티 (12)가 GaAs 섬(island) 또는 패턴 (5), 여기에서는 실리콘 액티브 층 (41)의 표면과 같은 높이로 나타나는 갈륨 비소 (GaAs)로 구성되는, 에 의하여 채워지도록 한다.
GaAs은 에피택셜 재성장에 의해 게르마늄 층 또는 패턴 상에 형성될 수 있는 유일한 III-V 물질은 아니다. 예를 들어, AlGaAs 또는 InGaAs 또한 게르마늄 성장 층으로부터 형성될 수 있다.
더욱이, 성장층의 물질은 게르마늄에 한정되지는 않는다. 상기 성장층은 또한 (110) 또는 (100) 실리콘 기판 상에 형성되는 질화 알루미늄 (AlN) 층일 수 있으며, 상기 질화 알루미늄 (AlN) 층으로부터 GaN 및/또는 AlGaN 및/또는 InGaN 및/또는 ZnGaN와 같은 III-V 물질들을 형성하는 것이 가능하다.
본 발명의 제조 프로세스는, 예를 들어 200mm 또는 300mm 직경 웨이퍼들과 같은, 제조되는 웨이퍼들의 크기와 상관없이, III-V 물질들 및 실리콘이 하나의 그리고 동일한 기계적 지지체(mechanical support) 상에 균일하게 집적되는 것을 가능하게 한다.
많은 유리한 어플리케이션들이 본 발명의 다중층 구조와 함께 가능하다. 특히, 형성되는 III-V 물질들의 상기 섬(들)은 소스 또는 검출기 타입의 광전자공학적 구성 요소들을 제조하기 위하여 사용될 수 있으며, 이것은 연결 수단으로서 사용될 수 있다. 이러한 구조로부터 형성되는 전자공학적 칩들은 그 다음에 광학적 링크들(예를 들어 광학 섬유들 또는 도파관들)을 통하여 외부의 소자들에 연결될 수 있으며, 전기적 연결부와 링크들을 가진 경우보다 더 큰 대역폭(bandwidths)과 통신속도(datarates)로부터 이익을 얻을 수 있다.
또 다른 유리한 어플리케이션들에 따르면, 본 발명의 구조는 MOS 트랜지스터들보다 더 큰 고유의 성능(스위칭 속도, 통과-전류 등)의 III-V 물질에 근거한 일군의 트랜지스터들을, 실리콘 회로 내에서, 배치하기 위하여 사용될 수 있다.
본 발명에 의하면, 효과적으로 다중층 구조를 제조할 수 있다.

Claims (11)

  1. 적어도 다음의 단계들을 포함하는 다중층 구조를 제조하기 위한 프로세스로서, 상기 단계들은:
    a) 실리콘 기판 (1) 상에 성장층 (2)을 에피택셜 성장시키는 단계;
    b) 상기 성장층 (2) 내에(in) 적어도 하나의 패턴 (20)을 형성하는 단계;
    c) 상기 실리콘 기판 (1) 상에 산화물 층 (3)을 증착하는 단계;
    d) 상기 산화물 층 (3) 상으로 실리콘 액티브 층 (41)을 전이하는 단계;
    e) 각각의 패턴 (20) 위의 상기 실리콘 액티브 층 (41) 및 상기 산화물 층 (3)에 캐비티 (12)를 형성하는 단계; 및
    f) 상기 성장층 (2)의 각각의 노출된 패턴 (20)으로부터 III-V 물질 (5)을 상기 캐비티 (12) 내에 성장시키는 단계;를 포함하는 것을 특징으로 하는 다중층 구조를 제조하기 위한 프로세스.
  2. 제1항에 있어서,
    상기 단계 b)에서, 각각의 패턴 (20)은 상기 성장층 (2) 상에 적용된 어퍼쳐 마스크 (10)를 통하여 상기 성장층 (2)을 화학적으로 식각하여 제조되는 것을 특징으로 하는 다중층 구조를 제조하기 위한 프로세스.
  3. 제1항 또는 제2항에 있어서,
    상기 단계 e)에서, 상기 캐비티 (12)는 상기 실리콘 액티브 층 (41) 상에 적용된 어퍼쳐 마스크 (11)를 통하여 상기 실리콘 액티브 층 (41) 및 상기 산화물 층 (3)을 화학적으로 식각하여 제조되며, 상기 마스크는 상기 성장층 (2)의 각각의 패턴 (20)에 대하여 정렬되는 것을 특징으로 하는 다중층 구조를 제조하기 위한 프로세스.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 단계 d)에서, 상기 실리콘 액티브 층 (41)은 SOI 구조 (4)를 본딩(bonding)함으로써 상기 산화물 층 (3) 상으로 전이되고,
    상기 SOI 구조 (4)의 베이스 기판 (43)은 본딩 이후에 제거되는 것을 특징으로 하는 다중층 구조를 제조하기 위한 프로세스.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서,
    상기 실리콘 기판 (1)은 오배향된(misoriented) 실리콘 기판인 것을 특징으로 하는 다중층 구조를 제조하기 위한 프로세스.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서,
    상기 성장층 (2)은 게르마늄 층인 것을 특징으로 하는 다중층 구조를 제조하기 위한 프로세스.
  7. 제6항에 있어서,
    상기 단계 b) 후에 그리고 상기 단계 c) 전에, 전위들이 각각의 패턴 (20)의 에지(edge)들을 향하여 이동하여 상기 각각의 패턴의 에지들에서 소멸될 수 있도록 적어도 하나의 열처리 단계를 더 포함하는 것을 특징으로 하는 다중층 구조를 제조하기 위한 프로세스.
  8. 제6항 또는 제7항에 있어서,
    상기 III-V 물질 (5)은 다음의 물질들: 갈륨 비소(GaAs), AlGaAs 및 InGaAs, 중의 적어도 하나로부터 선택되는 것을 특징으로 하는 다중층 구조를 제조하기 위한 프로세스.
  9. 제1항 내지 제5항 중 어느 하나의 항에 있어서,
    상기 성장층은 질화 알루미늄 층인 것을 특징으로 하는 다중층 구조를 제조하기 위한 프로세스.
  10. 제9항에 있어서,
    상기 III-V 물질은 다음의 물질들: GaN, AlGaN, InGaN 및 ZnGaN, 중의 적어도 하나로부터 선택되는 것을 특징으로 하는 다중층 구조를 제조하기 위한 프로세스.
  11. - 실리콘 기판 (1);
    - III-V 물질의 성장층 (2)으로 형성된(in) 적어도 하나의 패턴 (20);
    - 상기 실리콘 기판 (1) 상의 산화물 층 (3); 및
    - 상기 산화물 층 (3) 상의 실리콘 액티브 층 (41)을 포함하고,
    상기 산화물 층 (3) 및 상기 실리콘 액티브 층 (41)은 상기 성장층 (2)의 각각의 패턴 (20) 위에 캐비티 (12)를 가지고, 상기 캐비티는 III-V 물질 (5)로 채워지는 것을 특징으로 하는 다중층 구조.
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