JPS60210832A - 化合物半導体結晶基板の製造方法 - Google Patents

化合物半導体結晶基板の製造方法

Info

Publication number
JPS60210832A
JPS60210832A JP6582984A JP6582984A JPS60210832A JP S60210832 A JPS60210832 A JP S60210832A JP 6582984 A JP6582984 A JP 6582984A JP 6582984 A JP6582984 A JP 6582984A JP S60210832 A JPS60210832 A JP S60210832A
Authority
JP
Japan
Prior art keywords
layer
compound semiconductor
substrate
gaas
single crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6582984A
Other languages
English (en)
Inventor
Toshio Nonaka
野中　敏夫
Masahiro Akiyama
秋山　正博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Agency of Industrial Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agency of Industrial Science and Technology filed Critical Agency of Industrial Science and Technology
Priority to JP6582984A priority Critical patent/JPS60210832A/ja
Publication of JPS60210832A publication Critical patent/JPS60210832A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、シリコン系の基板上に格子定数の異５なる多
層構造を形成することによって化合物半導体結晶基板を
製造する方法に関するものである。
（技術的背景） 化合物半導体素子は、シリコン（Ｓｌ）およびゲｌＯル
マニウム（Ｇｅ）のような元素半導体素子に比べて電子
移動度が高く、禁止帯幅も広く、また直接遷移を呈する
ものもあり、従って赤外線発光ダイオード、半導体レー
ザ、超音波トランスジューサ、高速動作可能な素子等多
種の製品への応用が成さ１１れでいる。この種の化合物
半導体素子を製造するに当り、例えば８１基板のような
単体元素の基板を用い、最終的にヒ化ガリウム（ＧａＡ
ｓ　）成長層を設けて成る多層構造の化合物半導体結晶
基板を形成し、この結晶基板のＧａＡｓ層に高速動作可
能な　２０・素子を形成しようとする場合、８１基板と
ＧａＡｓ層の格子定数の差（Ｓｉ　＝　５．４３　Ａ　
、　ＧａＡｓ　＝　５．６５　Ａ）から直接単結晶層の
ＧａＡｓを８１基板上に形成することは極めて困難であ
る。そこで、ＧａＡｓ層とＳｉ基板との中間層として比
較的単結晶化し易いＧｅ層（格子定数Ｇｅ　＝　５．６
６　Ａ　）を設け、このＧｅ層の格子定数がＧａＡｓ層
の格子定数に近いことを利用”Ｇｅ　＝　０．５５　Ｘ
　１０−’／ｄｅｙ　、　ＧａＡｓ　＝　０．５７　ｘ
　１０−５／ｄｅ、９）の差による歪応力が結晶界面に
生ずることになる。これがため、この様な多層構造を有
する積層結晶基板を利用してＧａＡｓのような化合物半
導体素子を形成するには、その素子を形成するのに必要
な部分の結晶基板領域だけを単結晶化し、その他の部分
の結晶基板領域で歪応力を吸収する手段を講じる必要が
ある。
（発明の目的） 本発明の目的は結晶界面にて生ずる歪応力を除去して、
８１基板上へ良好な化合物半導体素子を均一に形成出来
る、多層構造を有する化合物半導体結晶基板の製造方法
を提供することにある。
（発明の構成） この目的の達成を図るため、本発明はＳｉ基板場の表面
上忙絶縁膜を選択的に形成する工程と、ついで前記絶縁
膜により覆われていない前記Ｇｅ単結晶層および前記絶
縁膜の上にＭＢＥ法により化合物半導体層を形成するこ
とにより、前記絶縁膜上の化合物半導体層を多結晶化し
、かつ前記化合物半導体素子形成予定能動領域における
前記化合物半導体層だけを単結晶化する工程とを含むこ
とを特徴とする化合物半導体結晶基板の製造方法にある
。
（実施例の説明） 以下図面につき本発明を説明する。
第１〜８図は本発明による化合物半導体結晶基板の製造
方法における順次の製造工程段階での断面図である。ま
ず第１図に示すように、４００〜４５０’Ｃの基板温度
でこの基板ｌ上の全面に中間層としてゲルマニウム（Ｇ
ｅ　）層２を１５００〜２００ＯＡの厚さに蒸着する。
この際、自然に、８１基板単結晶Ｇｅ層ｚ上のＧａＡｓ
層４は単結晶ＧａＡｓ層２し、かつ絶縁膜８上のＧａＡ
ｓ層５は多結晶ＧａＡｓ層とする。絶縁膜８上とはその
真上の部分とその付近の部分を含むものとする。
前述したように、格子定数の異なる（Ｓｉ＝５．４＋３
る結晶界面における歪は、その成長層の結晶性が良好で
あればある程大きくなり、従って製造工程段の途中での
熱処理のたびに各層の膨張係数の差による歪応力が結晶
界面に生ずるが、このような歪応力は非能動像域の上述
した多結晶ＧａＡｓ層５により適切に吸収されることを
確めた。
上述したような多層構造の化合物半導体結晶基板を作製
した後に、第８図に示すように能＃ｌ佃域として供する
単結晶ＧａＡｓ　ＮＩ４に、例えばＧａＡｓのうな化合
物能動素子６を良好に形成することが来る 上述した実施例では、絶縁層としてＳ　ｘ　Ｏｚを設け
たが、これ以外の酸化物や窒化物等も使用出来る。又、
中間層としてＧｅ層を用いる代りにＺｎ５ｅ＝’７ｔに
応じて適切な条件・寸法を選定出来ること明らかである
。
（発明の効果） 本発明は、上述したように格子定数の異なる多層構造を
有する化合物半導体結晶基板を用いた半導体素子の製造
に当り、基板内に発生する歪応力を、選択的に多結晶領
域を有する部分を設けることにより吸収せしめると云う
作製方法を用いていＩコるため、単結晶化合物半導体層
（例えばＧａＡｓ層）にＧａＡｓのような化合物半導体
能動素子を均一に形成し得ると云う利点がある。さらに
、基板として大口径化および高品質化が可能なＳｉウニ
・・を用いるため、ＧａＡｓ結晶基板より遥かに量産化
を期待し得ることも明らかである。また、８１基板上に
多層で能動層を形成し、そこに化合物半導体素子を形成
することが可能なため、Ｓｉ素子のよＦＩ ゛ての断面図である。
１） １・・・Ｓｉ基板　２・・・Ｇｅ単結晶層３・・・絶縁
膜 ４・・・化合物半導体単結晶層 ５・・・化合物半導体多結晶層 ６・・・化合物半導体能動素子。
特許出願人　工業技術院長

Claims (1)

  1. 【特許請求の範囲】 Ｌ　シリコン基板上に格子定数の異なる多層槽′造を形
    成することによって化合物半導体結晶基板を製造するに
    当り、 前記シリコン基板上の全面にゲルマニウム単結晶層を形
    成する工程と、 化合物半導体素子形成予定能動領域以外に１０おける前
    記シリコン基板上の前記ゲルマニウム単結晶層の表面上
    に絶縁膜を選択的に形成する工程と、 ついで前記絶縁膜により覆われていない前記ゲルマニウ
    ム単結晶層および前記絶縁膜の１５上にＭＢＥ法により
    化合物半導体層を形成することにより、前記絶縁膜上の
    化合物半導体層を多結晶化し、かつ前記化合物半導体素
    子形成予定能動領域における前記化合物半導体層だけを
    単結晶化することを特徴とする化合物２０半導体結晶基
    板の製造方法。
JP6582984A 1984-04-04 1984-04-04 化合物半導体結晶基板の製造方法 Pending JPS60210832A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6582984A JPS60210832A (ja) 1984-04-04 1984-04-04 化合物半導体結晶基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6582984A JPS60210832A (ja) 1984-04-04 1984-04-04 化合物半導体結晶基板の製造方法

Publications (1)

Publication Number Publication Date
JPS60210832A true JPS60210832A (ja) 1985-10-23

Family

ID=13298301

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6582984A Pending JPS60210832A (ja) 1984-04-04 1984-04-04 化合物半導体結晶基板の製造方法

Country Status (1)

Country Link
JP (1) JPS60210832A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6398120A (ja) * 1986-10-15 1988-04-28 Matsushita Electric Ind Co Ltd 結晶成長方法
JP2009177168A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法および電子デバイス
JP2010519741A (ja) * 2007-02-14 2010-06-03 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 多層構造及びその製造プロセス
JP2013046058A (ja) * 2011-08-26 2013-03-04 Jiaotong Univ シリコン基板上に高電子移動度トランジスタを成長させた構造及びその方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4919028A (ja) * 1972-06-12 1974-02-20

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4919028A (ja) * 1972-06-12 1974-02-20

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6398120A (ja) * 1986-10-15 1988-04-28 Matsushita Electric Ind Co Ltd 結晶成長方法
JP2010519741A (ja) * 2007-02-14 2010-06-03 エス．オー．アイ．テック シリコン オン インシュレータ テクノロジーズ 多層構造及びその製造プロセス
JP2009177168A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法および電子デバイス
JP2013046058A (ja) * 2011-08-26 2013-03-04 Jiaotong Univ シリコン基板上に高電子移動度トランジスタを成長させた構造及びその方法

Similar Documents

Publication Publication Date Title
JPH0794420A (ja) 化合物半導体結晶基板の製造方法
WO2000016378A3 (en) Method of fabricating group-iii nitride-based semiconductor device
US20090035921A1 (en) Formation of lattice-tuning semiconductor substrates
JPS60210831A (ja) 化合物半導体結晶基板の製造方法
JPS60210832A (ja) 化合物半導体結晶基板の製造方法
JPH01315127A (ja) ガリウムヒ素層の形成方法
JPS63291897A (ja) 単結晶膜の成長方法
JPS6066811A (ja) 化合物半導体装置の製造方法
JP2619734B2 (ja) 半導体基板およびその製造方法
JP3441773B2 (ja) 半導体薄膜装置およびその製造方法
JPS63184320A (ja) 半導体装置
JPH01218009A (ja) 結晶成長方法
JPH05175144A (ja) 半導体装置およびその製造方法
JPH0469921A (ja) 半導体装置
JPS5895815A (ja) 積層構造を有する半導体装置の製造方法
JPS62189720A (ja) 半導体装置の製造方法
JPH01243513A (ja) 化合物半導体基板
JPH0469922A (ja) 半導体装置
JPS6066812A (ja) 化合物半導体装置の製造方法
JPH0377353A (ja) 化合物半導体基板
JPH03171617A (ja) シリコン基板上への３―５族化合物半導体のエピタキシャル成長方法
JPH01268019A (ja) 半導体基板およびその形成方法
JPH02264489A (ja) 埋込型半導体装置の製造方法
JPS5895816A (ja) 積層構造を有する半導体装置の製造方法
JPH0496320A (ja) 薄膜半導体結晶成長法