JPS62189720A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62189720A JPS62189720A JP3232286A JP3232286A JPS62189720A JP S62189720 A JPS62189720 A JP S62189720A JP 3232286 A JP3232286 A JP 3232286A JP 3232286 A JP3232286 A JP 3232286A JP S62189720 A JPS62189720 A JP S62189720A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体基板−にに熱膨張係数の犬きく異なる
異種の半導体層全形成する方法に関するものである。
異種の半導体層全形成する方法に関するものである。
従来の技術
シリコンウェハー上に分子線エピタキシー法あるいは有
機金属気相成長法により良質のＧａＡｓ単結晶単結晶成
金形成とは、結晶成長方法の最適化により可能であるこ
とが知られている。最近、こうして作製されたＳｉ基板
上のＧａＡｓ層あるいはＨａ、人ＳとＡｌｘＧａ、−〇
人Ｓ層を用い７： ＧａＡｓのショットキー障壁ゲート
型電界効果トランジスタ（ＭＥＳＦＥＴ ）やヘアロ接
合電界効果トランジスタおよびこれらの集積回路が試作
さ：ｌ”ｌ−′ｃ′いる。また、発光ダイオードやレー
ザダイオードなどの光素子製造にも応用さｆｔつつある
。このように従来法により作製されたＳ１ウエハー」こ
のＧａＡｓ層の結晶性は、デバイスクォリティーに近い
ものが得られているが、Ｓｌつ玉・・・−とＣａＡｓ層
の、＝Ｈ張係数が異なるため、Ｓｉウニ・・−上に成長
するなることが知られている。例えばＧａＡｓ層厚が４
μｍ程度で２インチのＳｉウェハー全体のそりの量は約
４０〜６０μｍになると言われている。ウェハーのそり
が大きくなると、素子製造プロセスのうち特に光蝕刻工
程においてマスク合せ時のマスクずれや微細パターンの
寸法ずれなどが生じ、集積回路の製造歩留りの低下につ
ながる。
機金属気相成長法により良質のＧａＡｓ単結晶単結晶成
金形成とは、結晶成長方法の最適化により可能であるこ
とが知られている。最近、こうして作製されたＳｉ基板
上のＧａＡｓ層あるいはＨａ、人ＳとＡｌｘＧａ、−〇
人Ｓ層を用い７： ＧａＡｓのショットキー障壁ゲート
型電界効果トランジスタ（ＭＥＳＦＥＴ ）やヘアロ接
合電界効果トランジスタおよびこれらの集積回路が試作
さ：ｌ”ｌ−′ｃ′いる。また、発光ダイオードやレー
ザダイオードなどの光素子製造にも応用さｆｔつつある
。このように従来法により作製されたＳ１ウエハー」こ
のＧａＡｓ層の結晶性は、デバイスクォリティーに近い
ものが得られているが、Ｓｌつ玉・・・−とＣａＡｓ層
の、＝Ｈ張係数が異なるため、Ｓｉウニ・・−上に成長
するなることが知られている。例えばＧａＡｓ層厚が４
μｍ程度で２インチのＳｉウェハー全体のそりの量は約
４０〜６０μｍになると言われている。ウェハーのそり
が大きくなると、素子製造プロセスのうち特に光蝕刻工
程においてマスク合せ時のマスクずれや微細パターンの
寸法ずれなどが生じ、集積回路の製造歩留りの低下につ
ながる。
発明が解決しようとする問題点
本発明は以上述べたような、Ｓｉウェハー上に厚いＧａ
Ａｓ Ｎ ｋ形成する際に、ウェハーがＳｉとＧａｎｇ
の熱膨張係数の差によってそるという問題を解決しよう
とするものである。
Ａｓ Ｎ ｋ形成する際に、ウェハーがＳｉとＧａｎｇ
の熱膨張係数の差によってそるという問題を解決しよう
とするものである。
問題点全解決するための手段
従来の例では通常平坦なＳｉウェハー上にＧＩＬＡｇ！
層が形成されるのでウェハー全体に熱膨張係数の違いに
よる歪が加えられるために全体としてウェハーの反りが
大きくなる。本発明は、Ｓｉ等のウェハーの素子形成領
域以外の部分、例えば素子と素子の間のスクライプグリ
ッドの領域に清音形成し、素子形成のだめの島領域に分
割し、歪金各島領域で吸収し、ウェハー全体としての反
りの量全低減せしめるものである。
層が形成されるのでウェハー全体に熱膨張係数の違いに
よる歪が加えられるために全体としてウェハーの反りが
大きくなる。本発明は、Ｓｉ等のウェハーの素子形成領
域以外の部分、例えば素子と素子の間のスクライプグリ
ッドの領域に清音形成し、素子形成のだめの島領域に分
割し、歪金各島領域で吸収し、ウェハー全体としての反
りの量全低減せしめるものである。
作用
Ｓｉウェハーの素子形成領域以外の表面領域にエツチン
グによる清音形成し、素子形成の島領域に、Ｇ＆ムＳと
８１の熱膨張係数の違いによる歪を分散できるので、ウ
ェハー全体での反りの量が低減でき、光触刻プロセスに
おけるパターン形成あるいはマスク合せの間Ｘｔ全低減
せることが可能となり、素子製造歩留りの向上につなが
る。
グによる清音形成し、素子形成の島領域に、Ｇ＆ムＳと
８１の熱膨張係数の違いによる歪を分散できるので、ウ
ェハー全体での反りの量が低減でき、光触刻プロセスに
おけるパターン形成あるいはマスク合せの間Ｘｔ全低減
せることが可能となり、素子製造歩留りの向上につなが
る。
実施例
第１図に本発明の第１の実施例全説明する断面図を示す
。第１図ａにおいて、１は半導体基板であるＳｉウェハ
ーであり、２は素子形成領域、３は素子形成領域間のス
クライプグリッドにエツチングにより設けられた溝であ
り、成長しようとするＧ＆ムＳ膜厚と同程度あるいはそ
れ以上の深さとしている。このような基板にＧａＡｓ層
を例えば分子線エピタキシー法によって成長する。成長
方法はよく知られているように、最初９００’Ｃ程度に
Ｓｉ基板を高真空中で加熱し、表面りＩＪ、ニング會行
なった後、２６０℃程度の温度においてムＳ雰囲気中で
Ｇａ２蒸発させ、アモルファス状のＧａＡｓｔ層ｔ″１
ず成長する。しかる後、基板温度を７００’Ｃ以上に上
昇させ、アモルファス状のＧａＡｓ層を、結晶化し、さ
らにこの層の上に、所定の温度（６００’Ｃ〜７００’
Ｃ）で再びＧＩＬＡＳ単結晶を成長する。第１図すにお
いて４はＳ１ウエハー上に成長させたＧａＡｓ層金示す
。このように溝を設けることにより、平坦なＳ１ウエハ
ー上にＧａムＳ層全全成長せた場合に比較して、ウェハ
ーの反りを減らせることができる。
。第１図ａにおいて、１は半導体基板であるＳｉウェハ
ーであり、２は素子形成領域、３は素子形成領域間のス
クライプグリッドにエツチングにより設けられた溝であ
り、成長しようとするＧ＆ムＳ膜厚と同程度あるいはそ
れ以上の深さとしている。このような基板にＧａＡｓ層
を例えば分子線エピタキシー法によって成長する。成長
方法はよく知られているように、最初９００’Ｃ程度に
Ｓｉ基板を高真空中で加熱し、表面りＩＪ、ニング會行
なった後、２６０℃程度の温度においてムＳ雰囲気中で
Ｇａ２蒸発させ、アモルファス状のＧａＡｓｔ層ｔ″１
ず成長する。しかる後、基板温度を７００’Ｃ以上に上
昇させ、アモルファス状のＧａＡｓ層を、結晶化し、さ
らにこの層の上に、所定の温度（６００’Ｃ〜７００’
Ｃ）で再びＧＩＬＡＳ単結晶を成長する。第１図すにお
いて４はＳ１ウエハー上に成長させたＧａＡｓ層金示す
。このように溝を設けることにより、平坦なＳ１ウエハ
ー上にＧａムＳ層全全成長せた場合に比較して、ウェハ
ーの反りを減らせることができる。
第２図に沿って本発明の第２の実施例全説明する。第１
の実施例ではエツチングして清音形成する基板２ｓｉウ
エハーとし危；、第２の実施例では、平坦なＳ１ウエハ
ーに１〜２μｍ程度の厚さのＧａｊｕ層全形成したもの
を基板とし用いる。Ｓｉラウェ・−１上に実施例１で述
べたような成長方法により、ＧａＡｓ層６を膜厚１〜２
μｍ形成する。この基板音用いてスクライプグリッドに
相当する領域のＧａＡｇ層６とＳｉウェハー１をエツチ
ングにより除去し、溝３を形成する。溝の深さはさらに
堆積する膜の厚み以上とする。次に、第２図・Ｃのよう
に、Ｇ１五Ｓ層またはＧＩＬＡｇを含む混晶より成る層
６會形成し、これを用いて電気素子あるいは光素子を形
成する。第２の実施例では、Ｓｉウェハー上のＧ＆ムＳ
層の膜厚全第１の実施例と同一にした場合、ウェハーの
反り看は第１の実施例よりも低下した。ＧＩＬＡｇ層６
の膜厚は１〜２μｍと薄いので、ＳｉウェハーにＧ＆ム
Ｓ層５會成長したあとはウェハーの反りは比較的小さく
、スクライプグリッドのエツチングのためのマスク合せ
と、後に形成するパターンのずれは殆んど無視できる。
の実施例ではエツチングして清音形成する基板２ｓｉウ
エハーとし危；、第２の実施例では、平坦なＳ１ウエハ
ーに１〜２μｍ程度の厚さのＧａｊｕ層全形成したもの
を基板とし用いる。Ｓｉラウェ・−１上に実施例１で述
べたような成長方法により、ＧａＡｓ層６を膜厚１〜２
μｍ形成する。この基板音用いてスクライプグリッドに
相当する領域のＧａＡｇ層６とＳｉウェハー１をエツチ
ングにより除去し、溝３を形成する。溝の深さはさらに
堆積する膜の厚み以上とする。次に、第２図・Ｃのよう
に、Ｇ１五Ｓ層またはＧＩＬＡｇを含む混晶より成る層
６會形成し、これを用いて電気素子あるいは光素子を形
成する。第２の実施例では、Ｓｉウェハー上のＧ＆ムＳ
層の膜厚全第１の実施例と同一にした場合、ウェハーの
反り看は第１の実施例よりも低下した。ＧＩＬＡｇ層６
の膜厚は１〜２μｍと薄いので、ＳｉウェハーにＧ＆ム
Ｓ層５會成長したあとはウェハーの反りは比較的小さく
、スクライプグリッドのエツチングのためのマスク合せ
と、後に形成するパターンのずれは殆んど無視できる。
まだ、Ｓｉ基板上にＧｕＡｓ ｆ形成する場合は、結晶
性を良くするために最初に堆積するＧａＡｓ層はバッフ
１一層として比較的厚くなるが、第２の実施例のように
厚いバッファ一層をある程度堆積してＧ＆人Ｓ層５を形
成しておき、しかる後、溝を形成するというような手法
全戦ると、清音形成した事に・よってＧａＡｓ層６の歪
が島状の素子形成領域に分散され、ウェハーの反りが殆
んどなくなる。このような状態から更に素子の比較的薄
い活性層を形成することによって、バッファ一層の厚み
によるウェハーの反りを実質的になくし、第１の実施例
に比べてよりウェハーのそりの軽減された結晶成長層を
得ることができる。
性を良くするために最初に堆積するＧａＡｓ層はバッフ
１一層として比較的厚くなるが、第２の実施例のように
厚いバッファ一層をある程度堆積してＧ＆人Ｓ層５を形
成しておき、しかる後、溝を形成するというような手法
全戦ると、清音形成した事に・よってＧａＡｓ層６の歪
が島状の素子形成領域に分散され、ウェハーの反りが殆
んどなくなる。このような状態から更に素子の比較的薄
い活性層を形成することによって、バッファ一層の厚み
によるウェハーの反りを実質的になくし、第１の実施例
に比べてよりウェハーのそりの軽減された結晶成長層を
得ることができる。
発明の効果
本発明によれば、基板に用いる半導体ウェハーの素子形
成領域以外の所定の領域（例えばスクライブグリッドの
領域）に溝を設ける事により、この基板上に異種の半導
体層を形成した際に、ウェハー全体のそり量を著るしく
低減できるので、光蝕刻プロセスにおけるマスク合せの
ずれや微細パターンの寸法ずれを抑えることができＳｉ
基板上にＧａＡｓ層あるいはＧａＡｓを含む混晶を成長
させて作製する素子の製造歩留りを向上させることが可
能であり、その効果は大きい。
成領域以外の所定の領域（例えばスクライブグリッドの
領域）に溝を設ける事により、この基板上に異種の半導
体層を形成した際に、ウェハー全体のそり量を著るしく
低減できるので、光蝕刻プロセスにおけるマスク合せの
ずれや微細パターンの寸法ずれを抑えることができＳｉ
基板上にＧａＡｓ層あるいはＧａＡｓを含む混晶を成長
させて作製する素子の製造歩留りを向上させることが可
能であり、その効果は大きい。
なお、実施例では、ＧｌＬＡｓあるいはＧ２ＬＡｓを含
む混晶層を形成するのに分子線エピタキシー法を用いた
場合を説明したが、有機金属気相成長（ＭＯＣＶＤ）法
を用いても同様な効果があることは言うまでもない。
む混晶層を形成するのに分子線エピタキシー法を用いた
場合を説明したが、有機金属気相成長（ＭＯＣＶＤ）法
を用いても同様な効果があることは言うまでもない。
第１図ａ、ｂは本発明の第１の実施例を説明するだめの
工程断面図、第２図＆％Ｑは本発明の第２の実施例を説
明するための工程断面図である０１・・・・・・Ｓｉウ
エノ・−１２・・・・・・素子形成領域、３・・・・・
・エツチングにより形成した溝、４・・・・・・ＧａＡ
ｓ層あるいはＧａＡｓを含む混晶層、６・・・・・・Ｇ
ａＡｓ層、６・・・・・・ＧａＡｓ層あるいはＧａＡｓ
を含む混晶層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ４ ｃｒａＡｓ屑 第２図
工程断面図、第２図＆％Ｑは本発明の第２の実施例を説
明するための工程断面図である０１・・・・・・Ｓｉウ
エノ・−１２・・・・・・素子形成領域、３・・・・・
・エツチングにより形成した溝、４・・・・・・ＧａＡ
ｓ層あるいはＧａＡｓを含む混晶層、６・・・・・・Ｇ
ａＡｓ層、６・・・・・・ＧａＡｓ層あるいはＧａＡｓ
を含む混晶層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ４ ｃｒａＡｓ屑 第２図
Claims (3)
- （１）第１の半導体基板上に第２の半導体を分子線エピ
タキシー法あるいは有機金属気相成長法により形成する
場合において、前記第１の半導体基板の所定の領域にあ
らかじめ溝を形成しておくことを特徴とする半導体装置
の製造方法。 - （２）第１の半導体をシリコン、第２の半導体を砒化ガ
リウムまたは砒化ガリウムの混晶とすることを特徴とす
る特許請求の範囲第１項に記載の半導体装置の製造方法
。 - （３）第１の半導体をシリコンウェハーと前記シリコン
ウェハー上に形成した薄い砒化ガリウム、第２の半導体
を砒化ガリウムまたは砒化ガリウムの混晶とすることを
特徴とする特許請求の範囲第１項に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232286A JPS62189720A (ja) | 1986-02-17 | 1986-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232286A JPS62189720A (ja) | 1986-02-17 | 1986-02-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62189720A true JPS62189720A (ja) | 1987-08-19 |
Family
ID=12355701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232286A Pending JPS62189720A (ja) | 1986-02-17 | 1986-02-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62189720A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438951A (en) * | 1992-12-21 | 1995-08-08 | Nippon Steel Corporation | Method of growing compound semiconductor on silicon wafer |
| JP2009177170A (ja) * | 2007-12-28 | 2009-08-06 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法および電子デバイス |
-
1986
- 1986-02-17 JP JP3232286A patent/JPS62189720A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438951A (en) * | 1992-12-21 | 1995-08-08 | Nippon Steel Corporation | Method of growing compound semiconductor on silicon wafer |
| JP2009177170A (ja) * | 2007-12-28 | 2009-08-06 | Sumitomo Chemical Co Ltd | 半導体基板、半導体基板の製造方法および電子デバイス |
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