JPH0320063B2 - - Google Patents
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- JPH0320063B2 JPH0320063B2 JP57171978A JP17197882A JPH0320063B2 JP H0320063 B2 JPH0320063 B2 JP H0320063B2 JP 57171978 A JP57171978 A JP 57171978A JP 17197882 A JP17197882 A JP 17197882A JP H0320063 B2 JPH0320063 B2 JP H0320063B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法に係り、特に化
合物半導体素子基板を薄層化する方法に関する。
合物半導体素子基板を薄層化する方法に関する。
(b) 従来技術と問題点
ガリウム砒素（GaAs）、或いはインジウム燐
（InP）のような化合物半導体は、その結晶内の
電子移動度が極めて大きいことを利用して、超高
周波用の電界効果トランジスタ（FET）や、同
一導電型のヘテロ接合を有する高移動度トランジ
スタ（HEMT）等が製作され実用に供されてい
る。
（InP）のような化合物半導体は、その結晶内の
電子移動度が極めて大きいことを利用して、超高
周波用の電界効果トランジスタ（FET）や、同
一導電型のヘテロ接合を有する高移動度トランジ
スタ（HEMT）等が製作され実用に供されてい
る。
これらの半導体装置は実際の使用の便のため、
ゲート、ドレイン、またはソースの何れか所望の
電極を接地した構造に製作されることが多い。そ
の際のインダクタンス及び熱抵抗を減少させるこ
とを目的として、半導体素子基板の背面を研磨法
及びエツチング法を用いて除去することにより基
板を薄層化した後、該基板背面より上記所望の電
極に至る貫通孔を設け、該貫通孔壁面及び基板背
面に蒸着法等により導電金属層を形成し、その上
にメツキ法により金（Au）層を厚く形成した
PHS（Plated Heat Sink）構造が既に提唱され、
実用に供されている。
ゲート、ドレイン、またはソースの何れか所望の
電極を接地した構造に製作されることが多い。そ
の際のインダクタンス及び熱抵抗を減少させるこ
とを目的として、半導体素子基板の背面を研磨法
及びエツチング法を用いて除去することにより基
板を薄層化した後、該基板背面より上記所望の電
極に至る貫通孔を設け、該貫通孔壁面及び基板背
面に蒸着法等により導電金属層を形成し、その上
にメツキ法により金（Au）層を厚く形成した
PHS（Plated Heat Sink）構造が既に提唱され、
実用に供されている。
従来の半導体装置の製造方法では、上述の半導
体基板の薄層化工程において基板の厚さを均一に
制御することが非常に困難で、その作業には細心
の注意を要する。それにもかかわらず得られた基
板厚さの精度、平行度は十分満足し得るものとは
言い難く、また量産性及び製造歩留りにも問題が
あつた。
体基板の薄層化工程において基板の厚さを均一に
制御することが非常に困難で、その作業には細心
の注意を要する。それにもかかわらず得られた基
板厚さの精度、平行度は十分満足し得るものとは
言い難く、また量産性及び製造歩留りにも問題が
あつた。
(c) 発明の目的
本発明の目的は上記問題点を解消して、化合物
半導体基板を所望の厚さに精度良く、均一且つ容
易に薄層化することの可能な半導体装置の製造方
法を提供することにある。
半導体基板を所望の厚さに精度良く、均一且つ容
易に薄層化することの可能な半導体装置の製造方
法を提供することにある。
(d) 発明の構成
かかる上記目的は本発明により化合物半導体基
板上にエツチング阻止層及び化合物半導体層が積
層され、エツチング阻止層は同一のエツチヤント
に対し、化合物半導体基板より著しく小なる被エ
ツチレートと化合物半導体基板と略同等の格子定
数を有する化合物半導体よりなり、化合物半導体
層に所定の半導体素子とその表面に電極が形成さ
れて後、化合物半導体基板の裏面が少なくとも一
部がエツチング阻止層まで上記エツチヤントによ
りエツチングされ、続いてこの露出されたエツチ
ング阻止層より、該阻止層及び化合物半導体層を
貫通する所望の大きさの貫通孔が半導体層表面の
所定の電極の裏面まで設けられることを特徴とす
る半導体装置の製造方法によつて達成される。
板上にエツチング阻止層及び化合物半導体層が積
層され、エツチング阻止層は同一のエツチヤント
に対し、化合物半導体基板より著しく小なる被エ
ツチレートと化合物半導体基板と略同等の格子定
数を有する化合物半導体よりなり、化合物半導体
層に所定の半導体素子とその表面に電極が形成さ
れて後、化合物半導体基板の裏面が少なくとも一
部がエツチング阻止層まで上記エツチヤントによ
りエツチングされ、続いてこの露出されたエツチ
ング阻止層より、該阻止層及び化合物半導体層を
貫通する所望の大きさの貫通孔が半導体層表面の
所定の電極の裏面まで設けられることを特徴とす
る半導体装置の製造方法によつて達成される。
(e) 発明の実施例
以下本発明を実施例により詳細に説明する。
まず本発明の第１の実施例として、本発明を用
いてガリウム砒素（GaAs）よりなるMES FET
を製作する例を、第１図ａ〜ｅの要部断面図によ
りその製造工程の順に説明する。
いてガリウム砒素（GaAs）よりなるMES FET
を製作する例を、第１図ａ〜ｅの要部断面図によ
りその製造工程の順に説明する。
第１図ａにおいて、１は半絶縁性のGaAs基板
（厚さ凡そ400〔μｍ〕）、２はAlxGa1-xAs層（ｘの
値は例えば0.3）、３は所望の半導体層であつて、
本実施例では半絶縁性のGaAs層４、ノンドープ
のGaAsよりなるバツフア層５、ｎ型GaAsより
なる活性層６とにより構成されている。
（厚さ凡そ400〔μｍ〕）、２はAlxGa1-xAs層（ｘの
値は例えば0.3）、３は所望の半導体層であつて、
本実施例では半絶縁性のGaAs層４、ノンドープ
のGaAsよりなるバツフア層５、ｎ型GaAsより
なる活性層６とにより構成されている。
このような構成のウエーハ７は、GaAs基板１
上に、有機金属化学気相成長（MOCVD）法の
ような気相成長法、或いは分子線エピタキシアル
成長（MBE）法等により、前述の高抵抗の
AlGaAsよりなるエツチング阻止層（厚さ約1000
〔Å〕）２を形成し、その上に半絶縁性のGaAs層
（厚さ凡そ17〔μｍ〕）４、ノンドープのGaAsよ
りなるバツフア層（厚さ凡そ３〔μｍ〕）５、ｎ型
のGaAsよりなる活性層（厚さ凡そ5000〔Å〕）６
を順次成長させることにより得られる。
上に、有機金属化学気相成長（MOCVD）法の
ような気相成長法、或いは分子線エピタキシアル
成長（MBE）法等により、前述の高抵抗の
AlGaAsよりなるエツチング阻止層（厚さ約1000
〔Å〕）２を形成し、その上に半絶縁性のGaAs層
（厚さ凡そ17〔μｍ〕）４、ノンドープのGaAsよ
りなるバツフア層（厚さ凡そ３〔μｍ〕）５、ｎ型
のGaAsよりなる活性層（厚さ凡そ5000〔Å〕）６
を順次成長させることにより得られる。
本実施例では使用するウエーハ７をこのように
形成した後、通常の製造工程に従つて該ウエーハ
７に素子形成工程を施して、活性層７に所定のド
レイン領域、ソース領域等（何れも図示せず）を
形成し、次いでソース電極８、ドレイン電極９、
ゲート電極１０を形成する。
形成した後、通常の製造工程に従つて該ウエーハ
７に素子形成工程を施して、活性層７に所定のド
レイン領域、ソース領域等（何れも図示せず）を
形成し、次いでソース電極８、ドレイン電極９、
ゲート電極１０を形成する。
次いで同図ｂに示すように、上記ウエーハ７を
上下逆さにして石英板１２のような支持板にワツ
クス１３により貼り付け、表面側を保護する。そ
して研磨法により上側に露出せる半絶縁性の
GaAs基板を凡そ300〔μｍ〕程度除去し、更に
CCl2F2を反応ガスとするドライエツチング法を
用いて、前記GaAs基板１の残り100〔μｍ〕程度
を除去する。本工程のCCl2F2を反応ガスとする
ドライエツチング法では、GaAs基板１はエツチ
ングされるが、AlGaAs層２は殆どエツチングさ
れない。そのため該AlGaAs層２は本エツチング
工程において、エツチングの阻止層２として働く
ので、エツチングは自動的に停止し、エツチング
阻止層２とその上に成長させた所望の半導体層３
のみが残留する。
上下逆さにして石英板１２のような支持板にワツ
クス１３により貼り付け、表面側を保護する。そ
して研磨法により上側に露出せる半絶縁性の
GaAs基板を凡そ300〔μｍ〕程度除去し、更に
CCl2F2を反応ガスとするドライエツチング法を
用いて、前記GaAs基板１の残り100〔μｍ〕程度
を除去する。本工程のCCl2F2を反応ガスとする
ドライエツチング法では、GaAs基板１はエツチ
ングされるが、AlGaAs層２は殆どエツチングさ
れない。そのため該AlGaAs層２は本エツチング
工程において、エツチングの阻止層２として働く
ので、エツチングは自動的に停止し、エツチング
阻止層２とその上に成長させた所望の半導体層３
のみが残留する。
この点が従来の製造方法と大きく異なる。即ち
上述の研磨工程及びエツチング工程において、従
来の製造方法ではウエーハ７の平行度と除去する
厚さの制御に細心の注意を必要としたのに対し、
本実施例では両者とも自動的に制御される。この
ように本実施例において、ウエーハ７を精度良く
且つ容易に薄層化することが出来たのは、支持基
板の半絶縁性のGaAs基板１と、素子を形成する
ための所望の半導体層３との間に、AlGaAsより
なるエツチング阻止層２を介装した構造としたこ
とによるものである。
上述の研磨工程及びエツチング工程において、従
来の製造方法ではウエーハ７の平行度と除去する
厚さの制御に細心の注意を必要としたのに対し、
本実施例では両者とも自動的に制御される。この
ように本実施例において、ウエーハ７を精度良く
且つ容易に薄層化することが出来たのは、支持基
板の半絶縁性のGaAs基板１と、素子を形成する
ための所望の半導体層３との間に、AlGaAsより
なるエツチング阻止層２を介装した構造としたこ
とによるものである。
上記説明により明らかな如く、エツチング阻止
層２は、支持基板１をエツチングするに際して使
用するエツチヤントにより殆どエツチングされな
いか、或いは上記エツチヤントに対する被エツチ
レートが支持基板１の被エツチレートより著しく
小さい材料を用いて形成することが必要であり、
またこのようなエツチヤントが存在する材料を用
いて形成することが必要である。
層２は、支持基板１をエツチングするに際して使
用するエツチヤントにより殆どエツチングされな
いか、或いは上記エツチヤントに対する被エツチ
レートが支持基板１の被エツチレートより著しく
小さい材料を用いて形成することが必要であり、
またこのようなエツチヤントが存在する材料を用
いて形成することが必要である。
この後の工程は通常の製造方法に従つて良い。
即ち、同図ｃに見られる如く、エツチング阻止層
２背面に所定の開口１４を有するレジスト膜１５
を形成し、次いでこれをマスクとして、GaAsと
AlGaAsとに対して選択性を有しないエツチング
液、例えば硫酸系のエツチング液により、ソース
電極８背面が露出するまでエツチングを行い、貫
通孔１６を形成する。本工程において半導体層３
の厚さは20〔μｍ〕程度と薄いので、上記貫通孔
１６の形成は容易である。
即ち、同図ｃに見られる如く、エツチング阻止層
２背面に所定の開口１４を有するレジスト膜１５
を形成し、次いでこれをマスクとして、GaAsと
AlGaAsとに対して選択性を有しないエツチング
液、例えば硫酸系のエツチング液により、ソース
電極８背面が露出するまでエツチングを行い、貫
通孔１６を形成する。本工程において半導体層３
の厚さは20〔μｍ〕程度と薄いので、上記貫通孔
１６の形成は容易である。
次いで同図ｄに示すように、上記マスクとして
用いたレジスト膜１５を除去し、貫通孔１６壁面
を含むウエーハ３背面に蒸着法等により金・ゲル
マニウム（12重量％）／金（AuGe／Au）層を
凡そ1000〔Å〕の厚さに被着して、引出し電極１
７を形成する。
用いたレジスト膜１５を除去し、貫通孔１６壁面
を含むウエーハ３背面に蒸着法等により金・ゲル
マニウム（12重量％）／金（AuGe／Au）層を
凡そ1000〔Å〕の厚さに被着して、引出し電極１
７を形成する。
次いで同図ｅに示すように、上記引出し電極１
７上に、前述のソース、ドレイン領域等の素子を
形成した領域背面部を開口部とするレジスト膜１
８を形成し、これをマスクとしてメツキ法によ
り、金（Au）メツキ層１９を形成する。該Auメ
ツキ層は本実施例の場合ソース電極として働くの
みならず、動作時に素子内部で発生する熱を吸収
するためのヒートシンク（P.H.S.：Plated Heat
Sink）として作用する。このあと上記マスクと
して使用したレジスト膜１８を除去して本実施例
によるGaAs MES FETが完成する。
７上に、前述のソース、ドレイン領域等の素子を
形成した領域背面部を開口部とするレジスト膜１
８を形成し、これをマスクとしてメツキ法によ
り、金（Au）メツキ層１９を形成する。該Auメ
ツキ層は本実施例の場合ソース電極として働くの
みならず、動作時に素子内部で発生する熱を吸収
するためのヒートシンク（P.H.S.：Plated Heat
Sink）として作用する。このあと上記マスクと
して使用したレジスト膜１８を除去して本実施例
によるGaAs MES FETが完成する。
以上述べた如く本実施例によれば、インダクタ
ンス成分及び熱抵抗が小さい半導体装置を精度良
くしかも容易に製作可能となり、電気的特性、製
造歩留り及び量産性が向上する。
ンス成分及び熱抵抗が小さい半導体装置を精度良
くしかも容易に製作可能となり、電気的特性、製
造歩留り及び量産性が向上する。
次に本発明の第２の実施例として、高移動度ト
ランジスタ（HEMT）のように、素子形成に必
要な半導体層３の厚さが極めて薄い場合に本発明
を用いた例を、第２図ａ〜ｇにより説明する。
ランジスタ（HEMT）のように、素子形成に必
要な半導体層３の厚さが極めて薄い場合に本発明
を用いた例を、第２図ａ〜ｇにより説明する。
本実施例においては同図ａに示す如くウエーハ
７を次のように作製する。即ち、化合物半導体基
板例えば半絶縁性のGaAs基板１（厚さ凡そ400
〔μｍ〕）の上に高抵抗のAlGaAs層２を凡そ1000
〔Å〕の厚さに被着し、その上に所望の半導体層
３を積層する。この半導体層３としては、製作す
る素子がHEMTの場合には同図ｂに見られるよ
うに、ノンドープのGaAsよりなる凡そ3000〔Å〕
の厚さのバツフア層４、厚さ凡そ300〔Å〕のn+
型のAlxGa1-xAs層（ｘの値は0.15〜0.4の範囲、
例えば0.3とする）２１、厚さ凡そ300〔Å〕のn+
型のAlxGa1-xAs層（ｘの値は例えば0.15〜0.4）
２２、厚さ凡そ600〔Å〕のn+型のGaAs層２３を
順次積層したものを使用する。またMES FETを
製作する場合には同図ｃに見られるように、上記
高抵抗のAlGaAs層２上に、ノンドープのGaAs
よりなる厚さ凡そ３〔μｍ〕のバツフア層５と、
厚さ凡そ6000〔Å〕のｎ型GaAsよりなる活性層
６とを積層する。
７を次のように作製する。即ち、化合物半導体基
板例えば半絶縁性のGaAs基板１（厚さ凡そ400
〔μｍ〕）の上に高抵抗のAlGaAs層２を凡そ1000
〔Å〕の厚さに被着し、その上に所望の半導体層
３を積層する。この半導体層３としては、製作す
る素子がHEMTの場合には同図ｂに見られるよ
うに、ノンドープのGaAsよりなる凡そ3000〔Å〕
の厚さのバツフア層４、厚さ凡そ300〔Å〕のn+
型のAlxGa1-xAs層（ｘの値は0.15〜0.4の範囲、
例えば0.3とする）２１、厚さ凡そ300〔Å〕のn+
型のAlxGa1-xAs層（ｘの値は例えば0.15〜0.4）
２２、厚さ凡そ600〔Å〕のn+型のGaAs層２３を
順次積層したものを使用する。またMES FETを
製作する場合には同図ｃに見られるように、上記
高抵抗のAlGaAs層２上に、ノンドープのGaAs
よりなる厚さ凡そ３〔μｍ〕のバツフア層５と、
厚さ凡そ6000〔Å〕のｎ型GaAsよりなる活性層
６とを積層する。
上記AlGaAs層２及び所望の半導体層３は前述
のMBE法或いは、MOCVD法等によつて形成し
得るが、前者のHEMTのように、合計厚さ凡そ
1200〔Å〕というような極めて薄い半導体層３を
精度良く形成する必要がある場合にはMBE法を、
また後者のMES FETのように合計厚さ凡そ3.6
〔μｍ〕程度の半導体層３を成長するには、MBE
法より成長速度の速いMOCVD法を用いて形成
するのが実用的である。
のMBE法或いは、MOCVD法等によつて形成し
得るが、前者のHEMTのように、合計厚さ凡そ
1200〔Å〕というような極めて薄い半導体層３を
精度良く形成する必要がある場合にはMBE法を、
また後者のMES FETのように合計厚さ凡そ3.6
〔μｍ〕程度の半導体層３を成長するには、MBE
法より成長速度の速いMOCVD法を用いて形成
するのが実用的である。
このように所望の半導体層３を形成した後、同
図ｄに示す如く前記第１の実施例と同様にウエー
ハ７をワツクス１３により石英板１２に貼りつけ
る。次いでウエーハ７の厚さが凡そ20〔μｍ〕に
なるよう、ウエーハ７背面のGaAs基板１を研磨
法とエツチング法により除去する。
図ｄに示す如く前記第１の実施例と同様にウエー
ハ７をワツクス１３により石英板１２に貼りつけ
る。次いでウエーハ７の厚さが凡そ20〔μｍ〕に
なるよう、ウエーハ７背面のGaAs基板１を研磨
法とエツチング法により除去する。
次いで同図ｅで示す如く、GaAs基板１背面に
ソース電極８に対応する開口１４を有するレジス
ト膜１５を選択的に形成し、これをマスクとして
CCl2F2を反応ガスとするドライエツチング法を
施し、GaAs基板１を選択的に除去して貫通孔１
６を形成する。本エツチング工程において
AlGaAs層２は前述した如くエツチング阻止層と
して働くので、このエツチングはAlGaAs層２が
露出した所で停止する。従つて本工程のエツチン
グを施す前のGaAs基板１の厚さには、それ程厳
しい精度を必要としない。
ソース電極８に対応する開口１４を有するレジス
ト膜１５を選択的に形成し、これをマスクとして
CCl2F2を反応ガスとするドライエツチング法を
施し、GaAs基板１を選択的に除去して貫通孔１
６を形成する。本エツチング工程において
AlGaAs層２は前述した如くエツチング阻止層と
して働くので、このエツチングはAlGaAs層２が
露出した所で停止する。従つて本工程のエツチン
グを施す前のGaAs基板１の厚さには、それ程厳
しい精度を必要としない。
次いで同図ｆに示すように、例えば弗酸
（HF）系、或いは硝酸（HNO3）系のエツチング
液を用いて、エツチング阻止層として作用した
AlGaAs層２及び半導体層３を選択的に除去し、
ソース電極８の背面を露出せしめる。本エツチン
グ工程において除去する厚さはHEMTでは凡そ
1200〔Å〕、MES FETの場合でも凡そ3.6〔μｍ〕
と極薄いので、上述の弗酸系或いは硝酸系のエツ
チング液による湿式エツチング法によつても、本
工程は容易且つ十分な精度でもつて実施し得る。
（HF）系、或いは硝酸（HNO3）系のエツチング
液を用いて、エツチング阻止層として作用した
AlGaAs層２及び半導体層３を選択的に除去し、
ソース電極８の背面を露出せしめる。本エツチン
グ工程において除去する厚さはHEMTでは凡そ
1200〔Å〕、MES FETの場合でも凡そ3.6〔μｍ〕
と極薄いので、上述の弗酸系或いは硝酸系のエツ
チング液による湿式エツチング法によつても、本
工程は容易且つ十分な精度でもつて実施し得る。
次いで上記マスクとして用いたレジスト膜１５
を除去し、前記第１の実施例と同様に貫通孔１６
壁面を含むウエーハ３背面に蒸着法等により金・
ゲルマニウム（12重量％）／金（AuGe／Au）
層１７を凡そ1000〔Å〕の厚さに被着し、次いで
メツキ法により素子部背面に金（Au）メツキ層
１８を選択的に形成して、同図ｇに示すように半
導体装置が完成する。なお本実施例においても上
記金（Au）メツキ層１８は、ソース電極として
のみならずヒートシンク（P.H.S.）として働くこ
とは言うまでもない。
を除去し、前記第１の実施例と同様に貫通孔１６
壁面を含むウエーハ３背面に蒸着法等により金・
ゲルマニウム（12重量％）／金（AuGe／Au）
層１７を凡そ1000〔Å〕の厚さに被着し、次いで
メツキ法により素子部背面に金（Au）メツキ層
１８を選択的に形成して、同図ｇに示すように半
導体装置が完成する。なお本実施例においても上
記金（Au）メツキ層１８は、ソース電極として
のみならずヒートシンク（P.H.S.）として働くこ
とは言うまでもない。
本実施例により半導体層３が極めて薄い場合に
も、ウエーハ７を容易に薄層化出来、且つ該薄層
化したウエーハ７に所定の貫通孔１６を精度よく
しかも容易に形成することが出来る。
も、ウエーハ７を容易に薄層化出来、且つ該薄層
化したウエーハ７に所定の貫通孔１６を精度よく
しかも容易に形成することが出来る。
第３図ａ〜ｃは上記第２の実施例を更に変形し
て実施した第３の実施例の製造工程の要部を示す
要部断面図である。
て実施した第３の実施例の製造工程の要部を示す
要部断面図である。
前記第２の実施例ではウエーハ７を薄層化する
工程において、GaAs基板１の背面の除去量を自
動的に制御することは出来なかつた。これに対し
本実施例では第３図ａに示すように、半絶縁性の
GaAs基板１上に、高抵抗の第１のAlGaAs層２
を形成し、予備エツチング阻止層とし、その上に
例えば半絶縁性のGaAs層４を凡そ20〔μｍ〕の
厚さに成長させ、更にその上に本発明によるエツ
チング阻止層として第２のAlGaAs層２′を形成
した後、該第２のAlGaAs層２′上に所望の半導
体層３を形成する。上記２つのAlGaAs層２及び
２′は前記第１及び第２の実施例で説明したよう
に、GaAs基板１を選択的にエツチングする際の
エツチング阻止層となるものである。従つてその
厚さは両者とも凡そ1000〔Å〕程度あれば良い。
工程において、GaAs基板１の背面の除去量を自
動的に制御することは出来なかつた。これに対し
本実施例では第３図ａに示すように、半絶縁性の
GaAs基板１上に、高抵抗の第１のAlGaAs層２
を形成し、予備エツチング阻止層とし、その上に
例えば半絶縁性のGaAs層４を凡そ20〔μｍ〕の
厚さに成長させ、更にその上に本発明によるエツ
チング阻止層として第２のAlGaAs層２′を形成
した後、該第２のAlGaAs層２′上に所望の半導
体層３を形成する。上記２つのAlGaAs層２及び
２′は前記第１及び第２の実施例で説明したよう
に、GaAs基板１を選択的にエツチングする際の
エツチング阻止層となるものである。従つてその
厚さは両者とも凡そ1000〔Å〕程度あれば良い。
このようにウエーハ７を形成し、GaAs基板１
背面を研磨法により例えば300〔μｍ〕程除去し、
ついでCCl2F2を反応ガスとするドライエツチン
グ法を施す。このエツチングは第１のAlGaAs層
２表面が露出した所で停止するので、ウエーハ７
は精度良く薄層化される〔同図ｂ〕。
背面を研磨法により例えば300〔μｍ〕程除去し、
ついでCCl2F2を反応ガスとするドライエツチン
グ法を施す。このエツチングは第１のAlGaAs層
２表面が露出した所で停止するので、ウエーハ７
は精度良く薄層化される〔同図ｂ〕。
この後上記第１のAlGaAs層２上に所定のパタ
ーンに従つてレジスト膜（図示せず）を選択的に
形成し、これをマスクとして第１のAlGaAs層２
を湿式エツチング法等により選択的に除去し、次
いで前記第２の実施例の説明の中の第２図ｅの工
程に従つて進めることにより貫通孔１６が形成さ
れる。該貫通孔１６を形成する際には、第２の
AlGaAs層２′がエツチング阻止層として働いて
エツチングを自動的に停止させる。
ーンに従つてレジスト膜（図示せず）を選択的に
形成し、これをマスクとして第１のAlGaAs層２
を湿式エツチング法等により選択的に除去し、次
いで前記第２の実施例の説明の中の第２図ｅの工
程に従つて進めることにより貫通孔１６が形成さ
れる。該貫通孔１６を形成する際には、第２の
AlGaAs層２′がエツチング阻止層として働いて
エツチングを自動的に停止させる。
なお上記第１及び第２の実施例においてエツチ
ング阻止層として用いたAlGaAs層２は、上記
AlGaAs層２をAlxGa1-xAs層として表すと、混
晶比ｘの値が凡そ0.15〜0.4の範囲で、十分にエ
ツチング阻止層として有効に働く。
ング阻止層として用いたAlGaAs層２は、上記
AlGaAs層２をAlxGa1-xAs層として表すと、混
晶比ｘの値が凡そ0.15〜0.4の範囲で、十分にエ
ツチング阻止層として有効に働く。
ウエーハ７表面の半導体層３の厚さが極めて薄
く、しかもウエーハ７を高精度で薄層化する必要
があるときは、本実施例に示したようにエツチン
グ阻止層２を二重に設けることにより所期の目的
を達することが出来る。
く、しかもウエーハ７を高精度で薄層化する必要
があるときは、本実施例に示したようにエツチン
グ阻止層２を二重に設けることにより所期の目的
を達することが出来る。
なお上記第１〜第３の実施例においては、貫通
孔１６を形成する際にマスクとしてレジスト膜を
使用したが、これに変えて二酸化シリコン
（SiO2）膜のような絶縁膜、或いはアルミニウム
（Al）のような金属膜を用いても良い。
孔１６を形成する際にマスクとしてレジスト膜を
使用したが、これに変えて二酸化シリコン
（SiO2）膜のような絶縁膜、或いはアルミニウム
（Al）のような金属膜を用いても良い。
(f) 発明の効果
以上説明した如く、本発明によれば化合物半導
体基板を所望の厚さに精度良く、均一且つ容易に
薄層化することが可能となり、従つて素子基板厚
さの極めて薄い半導体装置の製造が容易となり、
寄生インダクタンス及び熱抵抗の小さい半導体装
置を高精度で製作出来、従つて半導体装置の電気
的特性、信頼度及び製造歩留りが向上する。
体基板を所望の厚さに精度良く、均一且つ容易に
薄層化することが可能となり、従つて素子基板厚
さの極めて薄い半導体装置の製造が容易となり、
寄生インダクタンス及び熱抵抗の小さい半導体装
置を高精度で製作出来、従つて半導体装置の電気
的特性、信頼度及び製造歩留りが向上する。
第１図ａ〜ｅは本発明の第１の実施例の製造工
程を示す要部断面図、第２図ａ〜ｇは本発明の第
２の実施例の製造工程を示す要部断面図、第３図
ａ〜ｃは本発明の第３の実施例の製造工程を示す
要部断面図である。 図において、１は半絶縁性化合物半導体基板、
２，２′はエツチング阻止層、３は所望の化合物
半導体よりなる半導体層、４は半絶縁性半導体
層、５はバツフア層、６は活性層、７はウエー
ハ、８，９，１０はそれぞれソース、ドレイン、
ゲート電極、１６は貫通孔、１７は引出し電極、
１８はP.H.S.を示す。
程を示す要部断面図、第２図ａ〜ｇは本発明の第
２の実施例の製造工程を示す要部断面図、第３図
ａ〜ｃは本発明の第３の実施例の製造工程を示す
要部断面図である。 図において、１は半絶縁性化合物半導体基板、
２，２′はエツチング阻止層、３は所望の化合物
半導体よりなる半導体層、４は半絶縁性半導体
層、５はバツフア層、６は活性層、７はウエー
ハ、８，９，１０はそれぞれソース、ドレイン、
ゲート電極、１６は貫通孔、１７は引出し電極、
１８はP.H.S.を示す。
Claims (1)
- １ 化合物半導体基板上にエツチング阻止層及び
化合物半導体層が積層され、エツチング阻止層は
同一のエツチヤントに対し、化合物半導体基板よ
り著しく小なる被エツチレートと化合物半導体基
板と略同等の格子定数を有する化合物半導体より
なり、化合物半導体層に所定の半導体素子とその
表面に電極が形成されて後、化合物半導体基板の
裏面の少なくとも一部がエツチング阻止層まで上
記エツチヤントによりエツチングされ、続いてこ
の露出されたエツチング阻止層より、該阻止層及
び化合物半導体層を貫通する所望の大きさの貫通
孔が半導体層表面の所定の電極の裏面まで設けら
れることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17197882A JPS5961073A (ja) | 1982-09-29 | 1982-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17197882A JPS5961073A (ja) | 1982-09-29 | 1982-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961073A JPS5961073A (ja) | 1984-04-07 |
| JPH0320063B2 true JPH0320063B2 (ja) | 1991-03-18 |
Family
ID=15933265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17197882A Granted JPS5961073A (ja) | 1982-09-29 | 1982-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961073A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60244065A (ja) * | 1984-05-18 | 1985-12-03 | Fujitsu Ltd | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
| JPH079980B2 (ja) * | 1985-05-23 | 1995-02-01 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH0824131B2 (ja) * | 1985-10-07 | 1996-03-06 | 株式会社日立製作所 | 電界効果トランジスタ |
| JPH0294663A (ja) * | 1988-09-30 | 1990-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51104269A (ja) * | 1975-03-12 | 1976-09-14 | Fujitsu Ltd | Purazumaetsuchinguhoho |
| JPS5412573A (en) * | 1977-06-29 | 1979-01-30 | Matsushita Electric Ind Co Ltd | Junction type field effect transistor and production of the same |
| JPS5515290A (en) * | 1978-07-20 | 1980-02-02 | Matsushita Electric Ind Co Ltd | Manufacturing method of semiconductor device |
-
1982
- 1982-09-29 JP JP17197882A patent/JPS5961073A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51104269A (ja) * | 1975-03-12 | 1976-09-14 | Fujitsu Ltd | Purazumaetsuchinguhoho |
| JPS5412573A (en) * | 1977-06-29 | 1979-01-30 | Matsushita Electric Ind Co Ltd | Junction type field effect transistor and production of the same |
| JPS5515290A (en) * | 1978-07-20 | 1980-02-02 | Matsushita Electric Ind Co Ltd | Manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961073A (ja) | 1984-04-07 |
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