JPH01244667A - 砒化ガリウム電界効果型トランジスタの製造方法 - Google Patents
砒化ガリウム電界効果型トランジスタの製造方法Info
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- JPH01244667A JPH01244667A JP7229388A JP7229388A JPH01244667A JP H01244667 A JPH01244667 A JP H01244667A JP 7229388 A JP7229388 A JP 7229388A JP 7229388 A JP7229388 A JP 7229388A JP H01244667 A JPH01244667 A JP H01244667A
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Landscapes
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- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は砒化ガリウム電界効果型トランジスタの製造方
法に関する。
法に関する。
化合物半導体装置は、高速動作性がシリコンよりも優れ
ているので、近年研究開発が盛んに行われ、種々の構造
の半導体装置が実用化されている。
ているので、近年研究開発が盛んに行われ、種々の構造
の半導体装置が実用化されている。
特に％Ｇ ａ Ａ ｓを主材料とするｌ［−Ｖ族化合物
半導体装置についての研究開発が盛んである。
半導体装置についての研究開発が盛んである。
第２図は従来のＧａＡｓ−ＦＥＴの一例の断面図である
。
。
ＧａＡｓ基板ｌ基板面に酸化シリコン膜２を設け、ゲー
ト電極を形成する部分を選択除去する。ゲート金属の蒸
着、選択エッチによりゲート電極３を形成する。次に、
酸化シリコン膜２を再度選択エツチングしてオーミック
接触する金属の堆積、エツチングによシソ−スミ極４、
ドレイン電極５を形成する。
ト電極を形成する部分を選択除去する。ゲート金属の蒸
着、選択エッチによりゲート電極３を形成する。次に、
酸化シリコン膜２を再度選択エツチングしてオーミック
接触する金属の堆積、エツチングによシソ−スミ極４、
ドレイン電極５を形成する。
上述した従来のゲート絶縁膜である酸化シリコン膜２の
形状は、それ自身の容量Ｃｇｓ 、 Ｃｇｄを持ってお
シ、この容量が大きいと低利得等の性能面で劣りたトラ
ンジスタになってしまう。素子の高性能化という点にお
いては、この容量を低減していく必要がある。容量低減
のためＫはゲート絶縁膜は全部取除いた方が良いが、そ
うするとゲート電極の剥れ等の不良が生じるので、ゲー
ト絶縁膜を取除くというだけでは問題は解決しない。
形状は、それ自身の容量Ｃｇｓ 、 Ｃｇｄを持ってお
シ、この容量が大きいと低利得等の性能面で劣りたトラ
ンジスタになってしまう。素子の高性能化という点にお
いては、この容量を低減していく必要がある。容量低減
のためＫはゲート絶縁膜は全部取除いた方が良いが、そ
うするとゲート電極の剥れ等の不良が生じるので、ゲー
ト絶縁膜を取除くというだけでは問題は解決しない。
本発明の目的は、ゲート電極の剥れが起らないように支
持し、しかもゲート・ソース間容量を低減した構造を有
する砒化ガリムウ電界効果型トランジスタの製造方法を
提供することＫある。
持し、しかもゲート・ソース間容量を低減した構造を有
する砒化ガリムウ電界効果型トランジスタの製造方法を
提供することＫある。
、〔課題を解決するための手段〕
本発明の砒化ガリウム電界効果型トランジスタの製造方
法は、砒化ガリウム基板上に酸化シリコン膜、窒化シリ
コン膜、酸化シリコン膜の三層を順次堆積して絶縁膜を
形成する工程と、前記絶縁膜のゲート領域を選択エッチ
して開孔を設ける工程と、前記砒化ガリウム基板とシ曹
ットキ接合する金属を堆積、選択除去してゲート電極を
形成する工程と、前記窒化シリコン膜をエツチングスト
ッパーとしてその上の酸化シリコン膜をエツチング除去
する工程と、前記窒化シリコン膜とその下の酸化シリコ
ン膜を選択除去してオーミック接触金属を堆積、選択除
去してソース電極及びドレイン電極を形成する工程とを
含んで構成される。
法は、砒化ガリウム基板上に酸化シリコン膜、窒化シリ
コン膜、酸化シリコン膜の三層を順次堆積して絶縁膜を
形成する工程と、前記絶縁膜のゲート領域を選択エッチ
して開孔を設ける工程と、前記砒化ガリウム基板とシ曹
ットキ接合する金属を堆積、選択除去してゲート電極を
形成する工程と、前記窒化シリコン膜をエツチングスト
ッパーとしてその上の酸化シリコン膜をエツチング除去
する工程と、前記窒化シリコン膜とその下の酸化シリコ
ン膜を選択除去してオーミック接触金属を堆積、選択除
去してソース電極及びドレイン電極を形成する工程とを
含んで構成される。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｄ）ｔｉ本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）Ｋ示すように、活性層形成済みのＧ
ａ Ａ ｓ基板ＩＫ、化学的気相成長法によりｍ化シ
リコン膜２を１００面の厚さに、窒化シリコン膜６を１
１００ｎの厚さに、酸化シリコン膜７を３００ｎｍの厚
さに順次成長させる。次に、バターニングしたホトレジ
スト８をマスクに異方性のドライエツチングによ〕ゲー
ト部の絶縁膜を開口する。
ａ Ａ ｓ基板ＩＫ、化学的気相成長法によりｍ化シ
リコン膜２を１００面の厚さに、窒化シリコン膜６を１
１００ｎの厚さに、酸化シリコン膜７を３００ｎｍの厚
さに順次成長させる。次に、バターニングしたホトレジ
スト８をマスクに異方性のドライエツチングによ〕ゲー
ト部の絶縁膜を開口する。
次に１第１図（ｂ）Ｋ示すように、全面にゲート金属を
スパッタリングによシ堆積し、続いてパターン二／グし
たホトレジスト９を新しく設け、これをマスクにしてド
ライエツチングを行ない、Ｔ型の、ゲート電極３を形成
する。
スパッタリングによシ堆積し、続いてパターン二／グし
たホトレジスト９を新しく設け、これをマスクにしてド
ライエツチングを行ない、Ｔ型の、ゲート電極３を形成
する。
次に、第１図（ｃ）Ｋ示すように、フッ酸系のウェット
エツチングによシ上層の酸化シリコン膜７を除去する。
エツチングによシ上層の酸化シリコン膜７を除去する。
そしてホトレジスト９も除去する。窒化シリコン＃ｌ！
６は酸化シリコン膜７の除去時におけるエツチング・ス
トッパーの作用をしている。
６は酸化シリコン膜７の除去時におけるエツチング・ス
トッパーの作用をしている。
これによ）、４化シリコン膜６、酸化シリコン膜２から
成るゲート絶縁膜全体の厚さを薄くでき、容ｌｉＩＣｇ
ｓ 、Ｃｇｄを小さくできるのである。
成るゲート絶縁膜全体の厚さを薄くでき、容ｌｉＩＣｇ
ｓ 、Ｃｇｄを小さくできるのである。
次に、第１図（ｄ）に示すように、窒化シリコン膜６、
酸化シリコン膜２選択除去し、オーミック接触金属の蒸
着、選択エッチによシソ−スミ極４、ゲート電極５を形
成する。
酸化シリコン膜２選択除去し、オーミック接触金属の蒸
着、選択エッチによシソ−スミ極４、ゲート電極５を形
成する。
以上説明したように１本発明は、ゲート絶縁膜を薄く形
成でき、しかもゲート電極剥れを起しにくい構造にした
ので容量Ｃｇｓ 、 Ｃｇｄを低減することができると
いう効果がある。
成でき、しかもゲート電極剥れを起しにくい構造にした
ので容量Ｃｇｓ 、 Ｃｇｄを低減することができると
いう効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図で第２図は従
来のＧａＡｓ−ＦＥＴの一例の断面図である。 １・・・・・・ＧａＡｓ基板、２・・・・・・酸化シリ
コン膜、３・・・・・・ゲー、ト電極、４・・・・・・
ソース電極、５・・・・・・ドレイ／電極、６・・・・
・・窒化シリコン膜、７・・・・・・酸化シリコンｇ、
８．９・・・・・・ホトレジスト。 代理人 弁理士 内 原 音 市 １ 図
めの工程順に示した半導体チップの断面図で第２図は従
来のＧａＡｓ−ＦＥＴの一例の断面図である。 １・・・・・・ＧａＡｓ基板、２・・・・・・酸化シリ
コン膜、３・・・・・・ゲー、ト電極、４・・・・・・
ソース電極、５・・・・・・ドレイ／電極、６・・・・
・・窒化シリコン膜、７・・・・・・酸化シリコンｇ、
８．９・・・・・・ホトレジスト。 代理人 弁理士 内 原 音 市 １ 図
Claims (1)
- 砒化ガリウム基板上に酸化シリコン膜、窒化シリコン
膜、酸化シリコン膜の三層を順次堆積して絶縁膜を形成
する工程と、前記絶縁膜のゲート領域を選択エッチして
開孔を設ける工程と、前記砒化ガリウム基板とショット
キ接合する金属を堆積、選択除去してゲート電極を形成
する工程と、前記窒化シリコン膜をエッチングストッパ
ーとしてその上の酸化シリコン膜をエッチング除去する
工程と、前記窒化シリコン膜とその下の酸化シリコン膜
を選択除去してオーミック接触金属を堆積、選択除去し
てソース電極及びドレイン電極を形成する工程とを含む
ことを特徴とする砒化ガリウム電界効果型トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229388A JP2655414B2 (ja) | 1988-03-25 | 1988-03-25 | 砒化ガリウム電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229388A JP2655414B2 (ja) | 1988-03-25 | 1988-03-25 | 砒化ガリウム電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01244667A true JPH01244667A (ja) | 1989-09-29 |
| JP2655414B2 JP2655414B2 (ja) | 1997-09-17 |
Family
ID=13485075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7229388A Expired - Lifetime JP2655414B2 (ja) | 1988-03-25 | 1988-03-25 | 砒化ガリウム電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655414B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0644583A1 (en) * | 1993-09-20 | 1995-03-22 | Mitsubishi Denki Kabushiki Kaisha | Method for producing refractory metal gate electrode |
| US7319076B2 (en) * | 2003-09-26 | 2008-01-15 | Intel Corporation | Low resistance T-shaped ridge structure |
-
1988
- 1988-03-25 JP JP7229388A patent/JP2655414B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0644583A1 (en) * | 1993-09-20 | 1995-03-22 | Mitsubishi Denki Kabushiki Kaisha | Method for producing refractory metal gate electrode |
| US5496748A (en) * | 1993-09-20 | 1996-03-05 | Mitsubishi Denki Kabushiki Kaisha | Method for producing refractory metal gate electrode |
| US7319076B2 (en) * | 2003-09-26 | 2008-01-15 | Intel Corporation | Low resistance T-shaped ridge structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2655414B2 (ja) | 1997-09-17 |
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