JPH01244667A - 砒化ガリウム電界効果型トランジスタの製造方法 - Google Patents

砒化ガリウム電界効果型トランジスタの製造方法

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JPH01244667A
JPH01244667A JP7229388A JP7229388A JPH01244667A JP H01244667 A JPH01244667 A JP H01244667A JP 7229388 A JP7229388 A JP 7229388A JP 7229388 A JP7229388 A JP 7229388A JP H01244667 A JPH01244667 A JP H01244667A
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oxide film
film
gate
electrode
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川端 隆弘
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は砒化ガリウム電界効果型トランジスタの製造方
法に関する。
〔従来の技術〕
化合物半導体装置は、高速動作性がシリコンよりも優れ
ているので、近年研究開発が盛んに行われ、種々の構造
の半導体装置が実用化されている。
特に%G a A sを主材料とするl[−V族化合物
半導体装置についての研究開発が盛んである。
第2図は従来のGaAs−FETの一例の断面図である
GaAs基板l基板面に酸化シリコン膜2を設け、ゲー
ト電極を形成する部分を選択除去する。ゲート金属の蒸
着、選択エッチによりゲート電極3を形成する。次に、
酸化シリコン膜2を再度選択エツチングしてオーミック
接触する金属の堆積、エツチングによシソ−スミ極4、
ドレイン電極5を形成する。
〔発明が解決しようとする課題〕
上述した従来のゲート絶縁膜である酸化シリコン膜2の
形状は、それ自身の容量Cgs 、 Cgdを持ってお
シ、この容量が大きいと低利得等の性能面で劣りたトラ
ンジスタになってしまう。素子の高性能化という点にお
いては、この容量を低減していく必要がある。容量低減
のためKはゲート絶縁膜は全部取除いた方が良いが、そ
うするとゲート電極の剥れ等の不良が生じるので、ゲー
ト絶縁膜を取除くというだけでは問題は解決しない。
本発明の目的は、ゲート電極の剥れが起らないように支
持し、しかもゲート・ソース間容量を低減した構造を有
する砒化ガリムウ電界効果型トランジスタの製造方法を
提供することKある。
、〔課題を解決するための手段〕 本発明の砒化ガリウム電界効果型トランジスタの製造方
法は、砒化ガリウム基板上に酸化シリコン膜、窒化シリ
コン膜、酸化シリコン膜の三層を順次堆積して絶縁膜を
形成する工程と、前記絶縁膜のゲート領域を選択エッチ
して開孔を設ける工程と、前記砒化ガリウム基板とシ曹
ットキ接合する金属を堆積、選択除去してゲート電極を
形成する工程と、前記窒化シリコン膜をエツチングスト
ッパーとしてその上の酸化シリコン膜をエツチング除去
する工程と、前記窒化シリコン膜とその下の酸化シリコ
ン膜を選択除去してオーミック接触金属を堆積、選択除
去してソース電極及びドレイン電極を形成する工程とを
含んで構成される。
〔実施例〕
次に本発明の実施例について図面を参照して説明する。
第1図(a)〜(d)ti本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
まず、第1図(a)K示すように、活性層形成済みのG
 a A s基板IK、化学的気相成長法によりm化シ
リコン膜2を100面の厚さに、窒化シリコン膜6を1
100nの厚さに、酸化シリコン膜7を300nmの厚
さに順次成長させる。次に、バターニングしたホトレジ
スト8をマスクに異方性のドライエツチングによ〕ゲー
ト部の絶縁膜を開口する。
次に1第1図(b)K示すように、全面にゲート金属を
スパッタリングによシ堆積し、続いてパターン二/グし
たホトレジスト9を新しく設け、これをマスクにしてド
ライエツチングを行ない、T型の、ゲート電極3を形成
する。
次に、第1図(c)K示すように、フッ酸系のウェット
エツチングによシ上層の酸化シリコン膜7を除去する。
そしてホトレジスト9も除去する。窒化シリコン#l!
6は酸化シリコン膜7の除去時におけるエツチング・ス
トッパーの作用をしている。
これによ)、4化シリコン膜6、酸化シリコン膜2から
成るゲート絶縁膜全体の厚さを薄くでき、容liICg
s 、Cgdを小さくできるのである。
次に、第1図(d)に示すように、窒化シリコン膜6、
酸化シリコン膜2選択除去し、オーミック接触金属の蒸
着、選択エッチによシソ−スミ極4、ゲート電極5を形
成する。
〔発明の効果〕
以上説明したように1本発明は、ゲート絶縁膜を薄く形
成でき、しかもゲート電極剥れを起しにくい構造にした
ので容量Cgs 、 Cgdを低減することができると
いう効果がある。
【図面の簡単な説明】
第1図(a)〜(d)は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図で第2図は従
来のGaAs−FETの一例の断面図である。 1・・・・・・GaAs基板、2・・・・・・酸化シリ
コン膜、3・・・・・・ゲー、ト電極、4・・・・・・
ソース電極、5・・・・・・ドレイ/電極、6・・・・
・・窒化シリコン膜、7・・・・・・酸化シリコンg、
8.9・・・・・・ホトレジスト。 代理人 弁理士  内 原   音 市 1 図

Claims (1)

    【特許請求の範囲】
  1.  砒化ガリウム基板上に酸化シリコン膜、窒化シリコン
    膜、酸化シリコン膜の三層を順次堆積して絶縁膜を形成
    する工程と、前記絶縁膜のゲート領域を選択エッチして
    開孔を設ける工程と、前記砒化ガリウム基板とショット
    キ接合する金属を堆積、選択除去してゲート電極を形成
    する工程と、前記窒化シリコン膜をエッチングストッパ
    ーとしてその上の酸化シリコン膜をエッチング除去する
    工程と、前記窒化シリコン膜とその下の酸化シリコン膜
    を選択除去してオーミック接触金属を堆積、選択除去し
    てソース電極及びドレイン電極を形成する工程とを含む
    ことを特徴とする砒化ガリウム電界効果型トランジスタ
    の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0644583A1 (en) * 1993-09-20 1995-03-22 Mitsubishi Denki Kabushiki Kaisha Method for producing refractory metal gate electrode
US7319076B2 (en) * 2003-09-26 2008-01-15 Intel Corporation Low resistance T-shaped ridge structure

Cited By (3)

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Publication number Priority date Publication date Assignee Title
EP0644583A1 (en) * 1993-09-20 1995-03-22 Mitsubishi Denki Kabushiki Kaisha Method for producing refractory metal gate electrode
US5496748A (en) * 1993-09-20 1996-03-05 Mitsubishi Denki Kabushiki Kaisha Method for producing refractory metal gate electrode
US7319076B2 (en) * 2003-09-26 2008-01-15 Intel Corporation Low resistance T-shaped ridge structure

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