JPH0240924A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法、特に砒化ガリウム（
ＧａＡｓ）基板上に形成された電界効果トランジスタ（
以下ＦＥＴと称する）を含む半導体装置の製造方法に関
する。

〔従来の技術〕

従来のＧａＡｓＦＥＴでは、ドレイン耐圧の向上及びソ
ース抵抗の低減を図るために、ゲートとソース側の高濃
度キャリア層との間隔よりも、ゲートとドレイン側の高
濃度キャリア層との間隔を大きくしたオフセット構造が
用いられている。このオフセット構造を構成する方法と
して、従来はゲート電極形成とソース及びドレイン電極
形成をそれぞれ別のフォトマスクを用いて目合わせを行
う方法が用いられている。

例えば、第３図（ａ）乃至第３図（ｅ）はその−例であ
る。

先ず、第３図（ａ）のようにｎ型能動層１２をイオン注
入した半絶縁性基板１１上に、第３図（ｂ）のようにフ
ォトレジスト１３をパターン形成し、このフォトレジス
ト１３をマスクにしたイオン注入法により、第３図（Ｃ
）のようにソース。

ドレインの各高濃度キャリア層１４ｓ、１４ｄを形成す
る。

次いで、第３図（ｄ）のように、基板１１上にゲートメ
タル膜１５を形成し、かつこの上に図示を省略するフォ
トレジストパターンを形成し、これをマスクにしてゲー
トメタル膜１５をエツチングすることにより、第３図（
ｅ）のように、前記高濃度キャリア層１４ｓ、１４ｄに
対してオフセットされたゲート電極１５Ａを形成する。

その後、図示は省略するが、ソース、ドレイン電極を形
成してＧａＡｓＦＥＴを完成する。

〔発明が解決しようとする課題〕

上述した従来の製造方法では、ソース、ドレインの各高
濃度キャリア層１４ｓ、１４ｄと、ゲート電極１５Ａの
形成を夫々別のフォトレジストパターンを利用して行っ
ているため、これらのフォトレジストパターン間の位置
誤差等により、ゲート電極１５Ａとソース、ドレインの
各高濃度キャリア層１４ｓ、１４ｄとの間におけるオフ
セット量のばらつきを充分に低減することが困難である
。

特に、ＧａＡｓＦＥＴの高周波特性を向上するためには
、ゲート、ソース電極間距離は１μｍ以下の微細寸法が
必要とされるので、オフセット量に僅かにばらつきを生
じても、ＧａＡｓＦＥＴの特性が大きく変化してしまう
。

本発明はオフセット量を高精度に管理したオフセット構
造のＧａＡｓＦＥＴの製造が可能な半導体装置の製造方
法を提供することを目的としている。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、半絶縁性基板上に形
成したゲート電極を含む全面に絶縁膜を被着した後、こ
の絶縁膜を基板に対して傾斜した方向からの異方性エツ
チング法によりエツチングしてゲート電極の両側面に夫
々厚さの異なる側壁を形成し、かつゲート電極及びこれ
ら異なる厚さの側壁を用いた自己整合法によってソース
、ドレインの各高濃度キャリア層を形成する工程を含ん
でいる。

〔作用〕

上述した製造方法では、傾斜方向の異方性エツチングに
よってゲート電極の両側面に形成される側壁の厚さが相
違され、この側壁の厚さが略そのままソース、ドレイン
とゲートとの間隔となり、自己整合的にオフセット構造
を構成できる。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図（ａ）乃至第１図（ｆ）は本発明の第１実施例を
説明するための工程断面図である。

先ず、第１図（ａ）のように半絶縁性ＧａＡｓ基板１の
所要領域にｎ型能動層（”Ｓ　ｉ　”　５０ＫｅＶ２　
Ｘ１０１２ｃｍ−”）　２を形成した後、第１図（ｂ）
のように基板１上にショットキー接合を形成するタング
ステンシリサイド（５０００人）のゲートメタル膜５を
形成する。

次いで、第１図（Ｃ）のように、ゲートメタル膜５上に
形成した図外のフォトレジストパターンをマスクとして
ゲートメタル膜５を反応性ドライエツチングし、ゲート
電極（ゲート長０．５μｍ）５Ａを形成する。

その上で、第１図（ｄ）のように、全面に酸化シリコン
膜（３０００人）６を形成し、かつこの酸化シリコン膜
６に対して、Ｃ，Ｆ、を用いガス圧８Ｘ　１０−’Ｔｏ
ｒｒ、　イオン加速電圧１０００　Ｖ　、ネオサンプル
入射角８８°の条件でＥＣＲイオンエッチ°ングを行う
ことにより、第１図（ｅ）のようにゲート電極５Ａの両
側の側壁にのみ酸化シリコン膜６ｓ。

６ｄを残す。こめとき、ＥＣＲイオンエツチングの入射
角が基板１に対してソース側に傾斜していることにより
、ソース電極側の側壁６Ｓの厚さは１０００人となり、
ドレイン電極側の側壁６ｄの厚さは２０００人となる。

即ち、ソース側よりもドレイン側の側壁の厚さが大きく
なる。

しかる上で、前記ゲート電極５Ａ及び側壁６ｓ。

６ｄを利用した、イオン注入（”Ｓ　ｉ　’　　１２０
ＫｅＶ６　Ｘｌ０−”　ｃｍ−’）によってソース、ド
レインの各高濃度キャリア層４ｓ、４ｄを形成する。こ
れにより、ソース高濃度キャリア層４Ｓとゲート電極５
Ａとの間隔に対して、ドレイン高濃度キャリア層４ｄと
ゲート電極５Ａとの間隔が大きなオフセット構造が形成
される。

その後、図示は省略するが、ソース、ドレインの各高濃
度キャリア層上に夫々ソース電極、ドレイン電極を形成
することにより、ＧａＡｓＦＥＴを完成する。

したがって、この製造方法ではゲート電極５Ａの両側面
に形成する酸化シリコン膜の側壁６ｓ。

６ｄを傾斜した方向のエツチングによって形成している
ので、夫々を異なる厚さに形成でき、しかもこの側壁を
利用して自己整合的にソース、ドレインの高濃度キャリ
ア層４ｓ、４ｄを形成するので、高精度のオフセット構
造を得ることが可能となる。

第２図は本発明の第２実施例を説明するための断面図で
ある。この実施例では、第１図（ａ）乃至第１図（ｅ）
までと同一の工程を行った後、ゲート電ｉ５Ａと、異な
る厚さに形成した側壁６ｓ。

６ｄを利用した自己整合法によりイオン注入を行ってソ
ース、ドレイン領域にｎ′層７ｓ、７ｄを形成する。即
ち、ここでは、第１実施例の場合よりも低エネルギ、低
濃度（”Ｓｉ”　　５０ＫｅＶ６　Ｘｌ０−”　ｃｍ−
”）でイオン注入し、第１実施例の高濃度キャリア層４
ｓ、４ｄよりも多少低濃度のｎ′層７ｓ、７ｄを形成し
ている。

しかる上で、有機金属化学気相成長法を用いて、ｎ′層
７ｓ、７ｄ上に夫々ＧａＡｓエピタキシャル層を形成し
、かつここにソース、ドレインの各高濃度キャリア層４
ｓ、４ｄ（ドーパントｓ、濃度３　ＸＩＯ”ｃｍ−″）
を形成スル。

しかる後に、ソース、ドレイン電極を形成してＧａＡｓ
ＦＥＴを完成する。

この第２実施例においても、酸化シリコン膜６の傾斜方
向からのエツチングにより、ソース側とドレイン側の側
壁６ｓ、６ｄの厚さを相違させ、その後の自己整合的な
イオン注入、エピタキシャル成長によって高濃度キャリ
ア層４ｓ、４ｄが形成でき、高精度なオフセット構造を
得ることができる。

〔発明の効果〕

以上説明したように本発明は、ゲート電極上の絶縁膜を
基板に対して傾斜した方向からの異方性エツチング法に
よりエツチングしてゲート電極の両側面に夫々厚さの異
なる側壁を形成し、かっこの側壁を利用して自己整合的
にソース、ドレインの各高濃度キャリア層を形成してい
るので、ゲート電極の両側面に形成される側壁の厚さが
略そのままソース、ドレインとゲートとの間隔となり、
自己整合的にオフセット構造を構成できる。これにより
、オフセット量を高精度に管理でき、特性の安定した半
導体装置を製造できる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｆ）は本発明の第１実施例を
製造工程順に示す断面図、第２図は本発明の第２実施例
の最終工程を示す断面図、第３図（ａ）乃至第３図（ｅ
）は従来の製造方法を工程順に示す断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ型能動層、
４ｓ、４ｄ・・・ソース、ドレイン高濃度キャリア層、
５・・・ゲートメタル膜、５Ａ・・・ゲート電極、６・
・・酸化シリコン膜、６ｓ、６ｄ・・・側壁、７ｓ、７
ｄ・・・ｎ′層、工１・・・半絶縁性Ｇ　ａ　Ａ　ｓ基
板、１２・・・ｎ型能動層、１３・・・フォトレジスト
、１４ｓ、１４ｄ・・・ソース、ドレイン高濃度キャリ
ア層、１５・・・ゲートメタル膜、１５Ａ・・・ゲート
電極。 第 図 第 図 第 図 第３ 図 １４５、 （８）智）

Claims (1)

【特許請求の範囲】
1. １、能動層を形成した半絶縁性基板上にショットキー接
   合を構成する金属膜を形成し、かつこれを選択エッチン
   グしてゲート電極を形成する工程と、このゲート電極を
   含む全面に絶縁膜を被着する工程と、この絶縁膜を基板
   に対して傾斜した方向からの異方性エッチング法により
   エッチングしてゲート電極の両側面に夫々厚さの異なる
   側壁を形成する工程と、ゲート電極及びこれら異なる厚
   さの側壁を用いた自己整合法によってソース、ドレイン
   の各高濃度キャリア層を形成する工程を含むことを特徴
   とする半導体装置の製造方法。