JPH0323643A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0323643A JPH0323643A JP15868089A JP15868089A JPH0323643A JP H0323643 A JPH0323643 A JP H0323643A JP 15868089 A JP15868089 A JP 15868089A JP 15868089 A JP15868089 A JP 15868089A JP H0323643 A JPH0323643 A JP H0323643A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- source
- gate
- drain electrode
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 6
- 239000002184 metal Substances 0.000 abstract description 6
- 230000005669 field effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（よ 電解効果トランジスタ特に半絶縁性ＧａＡ
ｓ基板上に形成されたショットキー接合を有する電界効
果トランジスタ（以下、ＭＥＳＦＥＴと記も ）及びそ
の製造方法に関すん従来の技術 半絶縁性ＧａＡｓ基板上に活性層と低抵抗層を堆積した
基板を用いたＭＥＳＦＥＴζ＆ ＩＯＧＨ２以上の高
周波でも高い利得と低いノイズ値を示し 衛星通信等の
主力素子として用いられていも一般Ｇ；＝ＭＥＳＦＥＴ
のノイズ値はゲート抵抗及び相互コンダクタンス等のパ
ラメーターに関係して変化するパ もう一つ重要なパラ
メーターとしてソース抵抗が挙げられも ノイズを低減
するために《友 ソース抵抗を低減することが必要であ
ム半絶縁性ＧａＡｓ基板上に形成したＭＥＳＦＥＴにお
いて、露光法を用いてゲート電極を形威する方法が一般
に行われていも しかし このようにして得られる半導
体装置ではソース電極とゲート電極との距離が遠く、ソ
ース抵抗が増加し ノイズが大きくなるという問題があ
つｔラまた 通常の光を用いた露光法でゲート電極を形
威する製造方法においてはプロセスの変詠 つまりマス
クのアライメントエラーによりソース電極とゲート電極
との距離が遠くなり、ソース抵抗増加の原因となってい
ｔ４ さらに ゲート電極形成の際にレジストを全面
に塗布する力ｔ その膜厚がウェハー内で不均一である
とゲート形成部のレジスト膜厚が薄い場合はゲート電極
の線幅が細くなり、厚い場合は太くなも このた亀 ゲ
ート電極の線幅がウエハー内でばらつくという問題があ
った 第３図は従来の半導体装置を示す構造断面図であも 第
３図において、半絶縁性ＧａＡｓ基板１の主面側に活性
層２及び低抵抗層３が連続的に堆積され ソース電極７
及びドレイン電極８が低抵抗層３上にパターン出しされ
ている。通常のフォトプロセスを用いて、低抵抗層３を
エッチングして形成したリセス領域にゲート電極１２が
形成されていも このような構造ではソース・ゲート間
距離１３が長く、ソース抵抗が増大し ノイズが増加す
るという問題があっ１， 第４図は従来の半導体装置の製造方法を示す工程断面図
であも 第４図に示した従来の半導体装置の製造方法に
おいて第３図と等価な部分については同一の参照番号を
付して示すものとす４ｊＪ４図（ａ）において、半絶縁
性ＧａＡｓ基板ｌの主面側に通常のエビタキシャル法に
より電界効果トランジスタのチャンネルとなる活性層２
及びソース抵抗及びドレイン抵抗を低減する為の低抵抗
層３が連続的に堆積されも ソース電極７及びドレイン
電極８は低抵抗層３上にパターン出しされも 第４図（
ｂ）！＆ 全面にレジスト４を塗布し通常のフォトプ
ロセスを用いて設けた開口部からドライエッチング等の
方法により低抵抗層３をエツチングしてリセス領域を作
る工程であも 第４図（ｃ）（＆ 全面に金属ＩＩｌ
！６を蒸着Ｅ− ゲート電極１２を形成する工程であも
第４図（ｄ）はレジスト４及びレジスト上の金属ｌ！
６を除去ＬＡＦＥＴを完威する工程であも 以上のような従来の半導体装置の製造方法で（上関口部
を形威する際のマスクのアライメントエラーによりソー
ス・ゲート間距離ｌ３が大きくなり、ソース抵抗が大き
くなるという問題があつ丸 またレジスト４の膜厚がウ
エハー内で不均一であるとゲート形底部のレジスト４の
膜厚が薄い場合はゲート電極ｌ２の線幅が細くなり、厚
い場合は太くなるた八 ゲート電極ｌ２の線幅がウエハ
ー内でばらつき、歩留り低下の一因となっていｔも発明
が解決しようとする課題 第３図に示した従来の半導体装置でεよ ソース・ゲー
ト間距離が大きく、ソース抵抗が増大するという問題が
ありん 第４図に示した従来の半導体装置の製造方法では レジ
ストにリセス形成およびゲート形威用の開口部を形成す
る際のマスクのアライメントエラーによりソース・ゲー
ト間距離が大きくなり、ソース抵抗が増大するという問
題があつｆ， またレジストの膜厚が不均一であると
ゲート電極の線幅がばらつき、歩留り低下の一因となっ
ていｔ４本発明番↓ かかる点に鑑みてなされたもので
、微細なゲート電極がソース電極と極めて近接している
半導体装置及びその製造方法を提供することを目的とし
ていも 課題を解決するための手段 本発明は上記課題を解決するたべ トランジスターの活
性層と低抵抗層が連続的に堆積された半導体基板上に設
けられたソース電極とドレイン電極力曳 ソース電極の
側面とドレイン電極の側面とにそれぞれ形威された絶縁
膜のサイドウオールを介してゲート電極と隣接している
構或とすもまた トランジスターの活性層と低抵抗層が
連続的に堆積された半導体基板上にソース電極とドレイ
ン電極を設けた抵 ソース電極とドレイン電極の側面に
絶縁膜のサイドウオールを形成する工程と、ソース電極
のサイドウォールとドレイン電極のサイドウォールとの
間の半導体基板の低抵抗層をリセスエツチングする工程
と、ソース電極のサイドウォールとドレイン電極のサイ
ドウォールとに整合して、リセス領域にゲート電極を形
成する工程を順次行う。
ｓ基板上に形成されたショットキー接合を有する電界効
果トランジスタ（以下、ＭＥＳＦＥＴと記も ）及びそ
の製造方法に関すん従来の技術 半絶縁性ＧａＡｓ基板上に活性層と低抵抗層を堆積した
基板を用いたＭＥＳＦＥＴζ＆ ＩＯＧＨ２以上の高
周波でも高い利得と低いノイズ値を示し 衛星通信等の
主力素子として用いられていも一般Ｇ；＝ＭＥＳＦＥＴ
のノイズ値はゲート抵抗及び相互コンダクタンス等のパ
ラメーターに関係して変化するパ もう一つ重要なパラ
メーターとしてソース抵抗が挙げられも ノイズを低減
するために《友 ソース抵抗を低減することが必要であ
ム半絶縁性ＧａＡｓ基板上に形成したＭＥＳＦＥＴにお
いて、露光法を用いてゲート電極を形威する方法が一般
に行われていも しかし このようにして得られる半導
体装置ではソース電極とゲート電極との距離が遠く、ソ
ース抵抗が増加し ノイズが大きくなるという問題があ
つｔラまた 通常の光を用いた露光法でゲート電極を形
威する製造方法においてはプロセスの変詠 つまりマス
クのアライメントエラーによりソース電極とゲート電極
との距離が遠くなり、ソース抵抗増加の原因となってい
ｔ４ さらに ゲート電極形成の際にレジストを全面
に塗布する力ｔ その膜厚がウェハー内で不均一である
とゲート形成部のレジスト膜厚が薄い場合はゲート電極
の線幅が細くなり、厚い場合は太くなも このた亀 ゲ
ート電極の線幅がウエハー内でばらつくという問題があ
った 第３図は従来の半導体装置を示す構造断面図であも 第
３図において、半絶縁性ＧａＡｓ基板１の主面側に活性
層２及び低抵抗層３が連続的に堆積され ソース電極７
及びドレイン電極８が低抵抗層３上にパターン出しされ
ている。通常のフォトプロセスを用いて、低抵抗層３を
エッチングして形成したリセス領域にゲート電極１２が
形成されていも このような構造ではソース・ゲート間
距離１３が長く、ソース抵抗が増大し ノイズが増加す
るという問題があっ１， 第４図は従来の半導体装置の製造方法を示す工程断面図
であも 第４図に示した従来の半導体装置の製造方法に
おいて第３図と等価な部分については同一の参照番号を
付して示すものとす４ｊＪ４図（ａ）において、半絶縁
性ＧａＡｓ基板ｌの主面側に通常のエビタキシャル法に
より電界効果トランジスタのチャンネルとなる活性層２
及びソース抵抗及びドレイン抵抗を低減する為の低抵抗
層３が連続的に堆積されも ソース電極７及びドレイン
電極８は低抵抗層３上にパターン出しされも 第４図（
ｂ）！＆ 全面にレジスト４を塗布し通常のフォトプ
ロセスを用いて設けた開口部からドライエッチング等の
方法により低抵抗層３をエツチングしてリセス領域を作
る工程であも 第４図（ｃ）（＆ 全面に金属ＩＩｌ
！６を蒸着Ｅ− ゲート電極１２を形成する工程であも
第４図（ｄ）はレジスト４及びレジスト上の金属ｌ！
６を除去ＬＡＦＥＴを完威する工程であも 以上のような従来の半導体装置の製造方法で（上関口部
を形威する際のマスクのアライメントエラーによりソー
ス・ゲート間距離ｌ３が大きくなり、ソース抵抗が大き
くなるという問題があつ丸 またレジスト４の膜厚がウ
エハー内で不均一であるとゲート形底部のレジスト４の
膜厚が薄い場合はゲート電極ｌ２の線幅が細くなり、厚
い場合は太くなるた八 ゲート電極ｌ２の線幅がウエハ
ー内でばらつき、歩留り低下の一因となっていｔも発明
が解決しようとする課題 第３図に示した従来の半導体装置でεよ ソース・ゲー
ト間距離が大きく、ソース抵抗が増大するという問題が
ありん 第４図に示した従来の半導体装置の製造方法では レジ
ストにリセス形成およびゲート形威用の開口部を形成す
る際のマスクのアライメントエラーによりソース・ゲー
ト間距離が大きくなり、ソース抵抗が増大するという問
題があつｆ， またレジストの膜厚が不均一であると
ゲート電極の線幅がばらつき、歩留り低下の一因となっ
ていｔ４本発明番↓ かかる点に鑑みてなされたもので
、微細なゲート電極がソース電極と極めて近接している
半導体装置及びその製造方法を提供することを目的とし
ていも 課題を解決するための手段 本発明は上記課題を解決するたべ トランジスターの活
性層と低抵抗層が連続的に堆積された半導体基板上に設
けられたソース電極とドレイン電極力曳 ソース電極の
側面とドレイン電極の側面とにそれぞれ形威された絶縁
膜のサイドウオールを介してゲート電極と隣接している
構或とすもまた トランジスターの活性層と低抵抗層が
連続的に堆積された半導体基板上にソース電極とドレイ
ン電極を設けた抵 ソース電極とドレイン電極の側面に
絶縁膜のサイドウオールを形成する工程と、ソース電極
のサイドウォールとドレイン電極のサイドウォールとの
間の半導体基板の低抵抗層をリセスエツチングする工程
と、ソース電極のサイドウォールとドレイン電極のサイ
ドウォールとに整合して、リセス領域にゲート電極を形
成する工程を順次行う。
作用
本発明は上記した構或により、 トランジスターの活性
層と低抵抗層が連続的に堆積された半導体基板上に設け
られたソース電極とドレイン電極パソース電極の側面と
ドレイン電極の側面とにそれぞれ形威された絶縁膜のサ
イドウォールを介してゲート電極と隣接しているために
ソース・ゲート間距離が極めて短く形戊でき、ノイズが
小さくなん また 半導体基板上に連続的に堆積された活性層と低抵
抗層のうム 低抵抗層をリセスエツチングした領域にゲ
ート電極が設けられたショットキー接合型電界効果トラ
ンジスターにおいて、ソース電極とドレイン電極に対し
てゲート電極が自己整合的に形威されるためにソース・
ゲート間距離が極めて短く形成でき、ノイズの小さいＭ
ＥＳＦＥＴが再現性良く得られも 実施例 第１図Ｇｅｔ．． 本発明の半導体装置の構造断面図
であも 第１図に示した本発明の半導体装置において、
第３図及び第４図と等価な部分については同一の参照番
号を付して示すものとすも 第１図に示した本発明の半
導体装置においてζ友 半導体基板上に設けられたソー
ス電極７とドレイン電極８戟 ソース電極７の側面とド
レイン電極８の側面とにそれぞれ形威された絶縁膜のサ
イドウォールｌＯを介してゲート電極と隣接していも
サイドウォールｌＯの幅は絶縁膜の厚みと同程度以下に
薄く形威できるためにソース・ゲート間距離が極めて短
く、ソース抵抗は十分に小さくなも鳶タ 第２図１友
本発明の半導体装置すなわちＭＥＳＦＥＴの製造方法
の工程断面図であも 第２図に示した本発明の半導体装
置の製造方法において、第ｌｍ 第３図及び第４図と
等価な部分については同一の参照番号を付して示すもの
とすも第２図（ａ）では半絶縁性ＧａＡｓ基板１の主面
側に活性層２及び低抵抗層３が連続的に堆積されも 低
抵抗層３上の全面にレジスト４を塗布し通常の露光法に
よりソース゛及びドレインをパターン出しするための窓
を開けも 第２図（ｂ）では全面に金属膜６を蒸着すも
第２図（ｃ）はレジスト４とレジスト４上の金属膜６
を除去し ソース電極７およびドレイン電極８を形威す
る工程であも 第２図（ｄ）では全面に絶縁膜９を堆積
すも 第２図（ｅ）で（よ 反応性異方エッチングを行
うことにより、全面に堆積した絶縁膜９のうち垂直方向
の絶縁膜９が残り、ソース電極７及びドレイン電極８の
それぞれの側面にサイドウォールｌＯが形成されも 例
えば ソース・ドレイン間距離５を０．８μｍとし ソ
ース電極７及びドレイン電極８の厚さを０．５μｍとし
た昧 絶縁膜９を０．６μｍの厚さに堆積して反応性異
方エッチングを行うとサイドウォール１０の幅は０．３
μｍとなり、ゲート電極 ｌ２の線幅は０．２μｍとな
ん このように微細なゲート電極をソース電極と極めて
近接した位置に形成することができも 第２図（ｆＨ＆ 低抵抗層３をエッチングしてリセス
領域１１を作る工程であり、電極およびサイドウォール
をマスクとして自己整合的にリセス領域ｌ１を形成する
ことが可能であも 第２図（ｇ）はリセス領域ｌ１にゲ
ート電極ｌ２を形成する工程であん この抵 配線を行
ってＭＥ Ｓ Ｆ ＥＴを完成すも さらに ゲート・
ドレイン間容量を小さくし ノイズを低減するために
第２図（ｈ）に示すようにサイドウォールｌＯを除去す
る工程を加えてもよ〜ｂ 第２図に示した本発明の半導体装置の製造方法を用いる
ことにより、微細なゲート電極がソース電極と極めて近
接しているためにソース抵抗が小さく、ノ゛イズの小さ
いＭＥＳＦＥＴが得られもさらにソース電極のサイドウ
ォールとドレイン電極のサイドウォールとに対してゲー
ト電極が自己整合的に形成されるために ゲート電極の
線幅がウェハー内で均一性良く得られ 歩留り向上に寄
与すも 鑞 本発明の半導体装置及びその製造方法はＨＥ Ｍ
Ｔ（Ｈｉｇｈ Ｅｒｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ
Ｔｒａｎｓｉｓｔｏｒ）に適用しても同様の効果が得ら
れることは明らかであも 発明の効果 以上述べてきたようへ 本発明により次の効果がもたら
されも （１）微細なゲート電極がソース電極と極めて近接して
いるために ソース抵抗が小さくなり、ノイズの小さい
ＭＥＳＦＥＴが得られも（２）ソース電極とドレイン電
極に対してゲート電極が自己整合的に形威されるために
ゲート電極の線幅がウェハー内で均一性良く得られ
歩留り向上に寄与すも
層と低抵抗層が連続的に堆積された半導体基板上に設け
られたソース電極とドレイン電極パソース電極の側面と
ドレイン電極の側面とにそれぞれ形威された絶縁膜のサ
イドウォールを介してゲート電極と隣接しているために
ソース・ゲート間距離が極めて短く形戊でき、ノイズが
小さくなん また 半導体基板上に連続的に堆積された活性層と低抵
抗層のうム 低抵抗層をリセスエツチングした領域にゲ
ート電極が設けられたショットキー接合型電界効果トラ
ンジスターにおいて、ソース電極とドレイン電極に対し
てゲート電極が自己整合的に形威されるためにソース・
ゲート間距離が極めて短く形成でき、ノイズの小さいＭ
ＥＳＦＥＴが再現性良く得られも 実施例 第１図Ｇｅｔ．． 本発明の半導体装置の構造断面図
であも 第１図に示した本発明の半導体装置において、
第３図及び第４図と等価な部分については同一の参照番
号を付して示すものとすも 第１図に示した本発明の半
導体装置においてζ友 半導体基板上に設けられたソー
ス電極７とドレイン電極８戟 ソース電極７の側面とド
レイン電極８の側面とにそれぞれ形威された絶縁膜のサ
イドウォールｌＯを介してゲート電極と隣接していも
サイドウォールｌＯの幅は絶縁膜の厚みと同程度以下に
薄く形威できるためにソース・ゲート間距離が極めて短
く、ソース抵抗は十分に小さくなも鳶タ 第２図１友
本発明の半導体装置すなわちＭＥＳＦＥＴの製造方法
の工程断面図であも 第２図に示した本発明の半導体装
置の製造方法において、第ｌｍ 第３図及び第４図と
等価な部分については同一の参照番号を付して示すもの
とすも第２図（ａ）では半絶縁性ＧａＡｓ基板１の主面
側に活性層２及び低抵抗層３が連続的に堆積されも 低
抵抗層３上の全面にレジスト４を塗布し通常の露光法に
よりソース゛及びドレインをパターン出しするための窓
を開けも 第２図（ｂ）では全面に金属膜６を蒸着すも
第２図（ｃ）はレジスト４とレジスト４上の金属膜６
を除去し ソース電極７およびドレイン電極８を形威す
る工程であも 第２図（ｄ）では全面に絶縁膜９を堆積
すも 第２図（ｅ）で（よ 反応性異方エッチングを行
うことにより、全面に堆積した絶縁膜９のうち垂直方向
の絶縁膜９が残り、ソース電極７及びドレイン電極８の
それぞれの側面にサイドウォールｌＯが形成されも 例
えば ソース・ドレイン間距離５を０．８μｍとし ソ
ース電極７及びドレイン電極８の厚さを０．５μｍとし
た昧 絶縁膜９を０．６μｍの厚さに堆積して反応性異
方エッチングを行うとサイドウォール１０の幅は０．３
μｍとなり、ゲート電極 ｌ２の線幅は０．２μｍとな
ん このように微細なゲート電極をソース電極と極めて
近接した位置に形成することができも 第２図（ｆＨ＆ 低抵抗層３をエッチングしてリセス
領域１１を作る工程であり、電極およびサイドウォール
をマスクとして自己整合的にリセス領域ｌ１を形成する
ことが可能であも 第２図（ｇ）はリセス領域ｌ１にゲ
ート電極ｌ２を形成する工程であん この抵 配線を行
ってＭＥ Ｓ Ｆ ＥＴを完成すも さらに ゲート・
ドレイン間容量を小さくし ノイズを低減するために
第２図（ｈ）に示すようにサイドウォールｌＯを除去す
る工程を加えてもよ〜ｂ 第２図に示した本発明の半導体装置の製造方法を用いる
ことにより、微細なゲート電極がソース電極と極めて近
接しているためにソース抵抗が小さく、ノ゛イズの小さ
いＭＥＳＦＥＴが得られもさらにソース電極のサイドウ
ォールとドレイン電極のサイドウォールとに対してゲー
ト電極が自己整合的に形成されるために ゲート電極の
線幅がウェハー内で均一性良く得られ 歩留り向上に寄
与すも 鑞 本発明の半導体装置及びその製造方法はＨＥ Ｍ
Ｔ（Ｈｉｇｈ Ｅｒｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ
Ｔｒａｎｓｉｓｔｏｒ）に適用しても同様の効果が得ら
れることは明らかであも 発明の効果 以上述べてきたようへ 本発明により次の効果がもたら
されも （１）微細なゲート電極がソース電極と極めて近接して
いるために ソース抵抗が小さくなり、ノイズの小さい
ＭＥＳＦＥＴが得られも（２）ソース電極とドレイン電
極に対してゲート電極が自己整合的に形威されるために
ゲート電極の線幅がウェハー内で均一性良く得られ
歩留り向上に寄与すも
Claims (3)
- （１）トランジスターの活性層と低抵抗層が連続的に堆
積された半導体基板上に設けられたソース電極とドレイ
ン電極がソース電極の側面とドレイン電極の側面とにそ
れぞれ形成された絶縁膜のサイドウォールを介してゲー
ト電極と隣接していることを特徴とする半導体装置 - （２）トランジスターの活性層と低抵抗層が連続的に堆
積された半導体基板上にソース電極とドレイン電極を設
けた後、前記ソース電極とドレイン電極の側面に絶縁膜
のサイドウォールを形成する工程と、前記ソース電極の
サイドウォールとドレイン電極のサイドウォールとの間
の半導体基板の低抵抗層をリセスエッチングする工程と
、前記ソース電極のサイドウォールとドレイン電極のサ
イドウォールとに整合して、前記リセス領域にゲート電
極を形成する工程とを備えたことを特徴とする半導体装
置の製造方法。 - （３）ゲート形成後、サイドウォールを除去する工程を
有していることを特徴とする特許請求範囲第２項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15868089A JPH0323643A (ja) | 1989-06-21 | 1989-06-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15868089A JPH0323643A (ja) | 1989-06-21 | 1989-06-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0323643A true JPH0323643A (ja) | 1991-01-31 |
Family
ID=15677015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15868089A Pending JPH0323643A (ja) | 1989-06-21 | 1989-06-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0323643A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272095A (en) * | 1992-03-18 | 1993-12-21 | Research Triangle Institute | Method of manufacturing heterojunction transistors with self-aligned metal contacts |
| JPH08506629A (ja) * | 1992-02-11 | 1996-07-16 | イー・アイ・デユポン・ドウ・ヌムール・アンド・カンパニー | 製紙機械フェルトのためのステープルとして有用なポリアミドファイバーを作るための方法 |
| US5563079A (en) * | 1992-06-09 | 1996-10-08 | Goldstar Co., Ltd. | Method of making a field effect transistor |
| JPH09268471A (ja) * | 1996-03-28 | 1997-10-14 | Tong Yang Nylon Co Ltd | ゴム製品補強材用ポリアミド糸及びその製造方法 |
-
1989
- 1989-06-21 JP JP15868089A patent/JPH0323643A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08506629A (ja) * | 1992-02-11 | 1996-07-16 | イー・アイ・デユポン・ドウ・ヌムール・アンド・カンパニー | 製紙機械フェルトのためのステープルとして有用なポリアミドファイバーを作るための方法 |
| US5272095A (en) * | 1992-03-18 | 1993-12-21 | Research Triangle Institute | Method of manufacturing heterojunction transistors with self-aligned metal contacts |
| US5563079A (en) * | 1992-06-09 | 1996-10-08 | Goldstar Co., Ltd. | Method of making a field effect transistor |
| JPH09268471A (ja) * | 1996-03-28 | 1997-10-14 | Tong Yang Nylon Co Ltd | ゴム製品補強材用ポリアミド糸及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2778600B2 (ja) | 半導体装置の製造方法 | |
| US4843024A (en) | Method of producing a Schottky gate field effect transistor | |
| JPH0323643A (ja) | 半導体装置およびその製造方法 | |
| JPH08172102A (ja) | 半導体装置の製造方法 | |
| JPH02271537A (ja) | 半導体装置及びその製造方法 | |
| JPS6323666B2 (ja) | ||
| JPS61156887A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6323668B2 (ja) | ||
| JP2714026B2 (ja) | 半導体装置用電極の形成方法 | |
| JPH0713982B2 (ja) | ショットキー型電界効果トランジスタの製造方法 | |
| JPH0845962A (ja) | 半導体装置の製造方法 | |
| JP2707612B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0240924A (ja) | 半導体装置の製造方法 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JP2893776B2 (ja) | 半導体装置の製造方法 | |
| JPS62190772A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS6112079A (ja) | 半導体素子の製造方法 | |
| JPH0228333A (ja) | 半導体装置の製造方法 | |
| JPH02180032A (ja) | ＧａＡｓ ＭＥＳＦＥＴの製造方法 | |
| JPH02268445A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6276780A (ja) | 半導体装置の製造方法 | |
| JPH02170439A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS616870A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01225366A (ja) | 半導体装置の製造方法 | |
| JPH03127840A (ja) | 半導体装置の製造方法 |