JPH01225366A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　　　　　　　　　（第３図）発明が解決し
ようとする課題（第４図）課題を解決するための手段 作用 実施例 （１）本発明の第１実施例　　（第１図）（２）本発明
の第２実施例　　（第２図）発明の効果 〔概　要〕 半導体装置の製造方法に関し、 ソース電極側のリセス幅とドレイン電極側のリセス幅を
適宜制御することができ、トランジスタ特性を向上させ
ることができる半導体装置の製造方法を提供することを
目的とし、 基板上にソース電極及びドレイン電極を選択的に形成す
る工程と、前記ソース電極と前記ドレイン電極との間の
基板上にゲート絶縁膜を選択的に形成する工程と、前記
ゲート絶縁膜を選択的に覆うマスクを形成して基板を少
な（とも露出させる工程と、前記マスクを用い、ドライ
エツチングにより絶縁股下の基板まで除去してリセス溝
を選択的に形成する工程と、前記マスクを用い、少なく
ともリセス溝にゲート電極を選択的に形成する工程と、
を含むように構成する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に係り、詳しくは、例
えば電界効果トランジスタ（以下、ＦＥＴと記す）に適
用することができ、特にトランジスタの特性を向上する
ことを可能にした半導体装置の製造方法に関する。

近年、例えば電界効果トランジスタ等の半導体装置の特
性（ソース抵抗Ｒ５、ゲート・ドレイン耐圧等）を向上
させる手段の一つとして、ゲート部のリセスエッチング
量を制御する手段がとられている。ゲート部のリセスエ
ッチング量を制御する手段は、特にゲート電極を介して
ソース電極側のリセス量とドレイン電極側のリセス量を
非対称にするもので、例えばＥＢ露光を用いた方法があ
る。これはリセス溝形状を決めるレジストパターン形成
の際、本来のゲート電子ビーム露光に加えて、ドレイン
側に微弱な電子ビームを照射することにより達成するこ
とができる。しかし、この方法では、微細化、集積化に
伴いソース電極側のリセス量とドレイン電極側のリセス
量を適宜制御することが難しくなってきている。したが
って、ソース電極側のリセス量とドレイン電極側のリセ
ス量を適宜制御できる半導体装置の製造方法が望まれて
いる。

〔従来の技術〕

従来技術の公知例としては、例えば・特開昭６０−１３
３７６１号公報に記載されている。

以下、具体的に図面を用いて説明する。

第３図（ａ）〜（ｆ）は従来の半導体装置の製造方法の
一例を説明するための図である０図示例は例えばＭＥＳ
　　ＦＥＴに適用することができる。

これらの図において、１は例えばＧａＡｓからなる基板
、２ａ、２ｂはそれぞれ例えばＡｕＧｅ／Ａｕからなる
ソース電極、ドレイン電極で、オーミック電極として機
能しうるものである。２ＣはＡ　ｕ　Ｇ　ｅ　／　Ａ　
ｕの不要な部分、３ａ、３ｂ、３Ｃはレジストパターン
、４は例えばＳｉｎ、からなるゲート絶縁膜、４ａはＳ
ｉｎ、の不要な部分、５はリセス溝、６は例えばＡ　ｕ
　Ｇ　ｅ　／　Ａ　ｕからなるゲート電極、６ａはＡ　
ｕ　Ｇ　ｅ　／　Ａ　ｕの不要な部分である。

次に、その製造工程について説明する。

まず、第３図（ａ）に示すように、例えばレジストパタ
ーン３ａを形成した後、例えば蒸着法により全面にＡ　
ｕ　Ｇ　ｅ　／　Ａ　ｕを堆積する０次いで、例えばリ
フトオフ法によりレジストパターン３ａ及びＡ　ｕ　Ｇ
　ｅ　／　Ａ　ｕの不要な部分２Ｃを除去してソース電
極２ａｓ　ドレイン電極２ｂを基板°ｌ上に選択的に形
成する。

次に、第３図（ｂ）に示すように、例えばレジストパタ
ーン３ｂを形成した後、例えばＣＶＤ法により例えばＥ
　ＣＲ（ｅｌｅｃｔｒｏｎ　ｃｙｃｒｏｔｒｏｎ　ｒｅ
ｓｏｎａｎｃｅ）装置を用いて全面にＳｉｎ、を堆積す
る。

次いで、例えばリフトオフ法によりレジストパターン３
ｂ及びＳｉｎｇの不要な部分４ａを除去してゲート絶縁
膜４を選択的に形成する。

次に、第３図（ｃ）に示すように、ゲート絶縁１１４を
選択的に覆うレジストパターン３Ｃを形成して基板１を
露出させる。この時、ゲート絶縁膜４の一部分が露出す
る。

次に、第３図（ｄ）に示すように、ゲート絶縁膜４の露
出部分を選択的にエツチング除去する。

次に、第３図（ｅ）に示すように、レジストパターン３
Ｃをマスクとしてウェットエツチングによりリセス溝５
を形成する。

次に、第３図（ｆ）に示すように、例えば蒸着法により
Ａ　ｕ　Ｇ　ｅ　／　Ａ　ｕを全面に堆積した後、例え
ばリフトオフ法によりレジストパターン３ｃおよびＡ　
ｕ　Ｇ　ｅ　／　Ａ　ｕの不要な部分６ａを除去してリ
セス溝５にゲート電極６を選択的に形成する。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体装置の製造方法
にあっては、リセス溝５を形成する際ウェットエツチン
グを行って形成していたため、第４図に示すソース電極
２ａ側のリセス幅Ａとドレイン電極２ｂ側のリセス幅Ｂ
を適宜制御して非対称にすることが困難であるという課
題があった（リセス量で対比しても同様）。このため、
トランジスタの特性に悪影響を与え易いという課題があ
った。具体的にはトランジスタ特性の向上（ソース抵抗
Ｒｓの低減化とゲート・ドレイン耐圧の向上）を図るた
めにリセス幅Ａを適宜小さくし、かつリセス幅Ｂを適宜
大きくして非対称にすることが理想的である。

そこで本発明は、ソース電極側のリセス幅とドレイン電
極側のリセス幅を適宜制御することができ、トランジス
タ特性を向上させることができる半導体装置の製造方法
を提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体装置の製造方法は上記目的達成のた
め、基板上にソース電極及びドレイン電極を選択的に形
成する工程と、前記ソース電極と前記ドレイン電極との
間の基板上にゲート絶縁膜を選択的に形成する工程と、
前記ゲート絶縁膜を選択的に覆うマスクを形成して基板
を少なくとも露出させる工程と、前記マスクを用い、ド
ライエツチングにより絶縁膜下の基板まで除去してリセ
ス溝を選択的に形成する工程と、前記マスクを用い、少
なくともリセス溝にゲート電極を選択的に形成する工程
と、を含んでいる。

〔作　用〕

本発明では、基板上にソース電極及びドレイン電極が選
択的に形成され、ソース電極とドレイン電極との間の基
板上にゲート絶縁膜が選択的に形成された後、ゲート絶
縁膜を選択的に覆うマスクが形成され、この時、基板が
少なくとも露出する。

次いで、上記マスクを用いドライエツチングにより絶縁
膜下の基板まで除去されてリセス溝が選択的に形成され
た後、上記マスクを用い少な（ともリセス溝に選択的に
ゲート電極が形成される。

したがって、ソース電極側のリセス幅とドレイン電極側
のリセス幅を適宜制御することができ、ソース電極側の
リセス幅を適宜最小にし、かつドレイン電極側のリセス
幅を適宜大きくすることができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図（ａ）〜（ｆ）は本発明に係る半導体装置の製造
方法の一実施例を説明するための図である。図示例は例
えばＭＥＳ　　ＦＥＴに適用することができる。

これらの図において、第３図（ａ）〜（ｆ）と同一符号
は同一または相当部分を示し、５ａはリセス１（本発明
に係るリセス溝に該当する）、６ｂはゲート電極（本発
明に係るゲート電極に該当する）である。

次に、その製造工程について説明する。

まず、第１図（ａ）に示すように、例えばレジストパタ
ーン３ａを形成した後、例えば蒸着法により全面にＡ　
１１　Ｇ　ｅ　／　Ａ　ｕを堆積する０次いで、例えば
リフトオフ法によりレジストパターン３ａ及びＡ　ｕ　
Ｇ　ｅ　／　Ａ　ｕの不要な部分２ｃを除去して゛ソー
ス電極２ａｓ　ドレイン電極２ｂを基板ｌ上に選択的に
形成する。これが本発明の、ソース電極及びドレイン電
極を選択的に形成する工程に該当する。

次に、第１図（ｂ）に示すように、例えばレジストパタ
ーン３ｂを形成した後、例えばＣＶＤ法により例えばＥ
ＣＲ装置を用いて全面にＳｉｎ。

を堆積する。次いで、リフトオフ法によりレジストパタ
ーン３ｂ及びＳｉｎ、の不要な部分４ａを除去してソー
ス電極２ａとドレイン電極２ｂとの間の基′ｕｉ１上に
ゲート絶縁膜４を選択的に形成する、これが本発明の、
基板上にゲート絶縁膜を選択的に形成する工程に該当す
る。

次に、第１図（ｃ）に示すように、ゲート絶縁膜４を選
択的に覆うレジストパターン３ｃ（本発明に係るマスク
に該当する）を形成して基板１を露出させる。この時、
ゲート絶縁膜４の一部分が露出する。これが本発明の、
ゲート絶縁膜を選択的に覆うマスク（レジストパターン
３ｃ）を形成して基板を露出させる工程に該当する。

次に、第１図（ｄ）に示すように、例えばドライエツチ
ングによりゲート絶縁膜４の露出部分を選択的に除去す
る。

次に、第１図（６）に示すように、レジストパターン３
ｃをマスクとして用い、例えば（１，Ｆ。

ガスを用いたドライエツチングによりゲート絶縁膜４の
基板ｌまで除去してリセス溝５ａを選択的に形成する。

これが本発明の、マスク（レジストパターン３ｃ）を用
いドライエツチングによりリセス溝を形成する工程に該
当する。

次に、第１図（ｆ）に示すように、例えば蒸着法により
ＡｕＧｅ／Ａｕを全面に堆積した後、例えばリフトオフ
法によりレジストパターン３ｃ及びＡ　ｕ　Ｇ　ｅ　／
　Ａ　ｕの不要な部分６ａを除去してリセス溝５ａにゲ
ート電極６ｂを選択的に形成する。

これが本発明の、マスク（レジストパターン３Ｃ）を用
い、リセス溝にゲート電極を選択的に形成する工程に該
当する。

すなわち、上記実施例では、リセス溝５ａをドライエツ
チングによってゲート絶縁膜４下の基板ｌまで除去する
ことにより適宜形成できるため、ソース電極２ａ側のリ
セス幅とドレイン電極２ｂ側のリセス幅を適宜制御（具
体的には、ソース電極２ａ側のリセス幅を適宜最小にし
、がっドレイン電極２ｂ側のリセス幅を適宜大きくする
こと）して非対称にすることができる。このため、良好
なトランジスタ特性を得ることができる。ここで、ドラ
イエツチングによってゲート絶縁膜４下の基板１までサ
イドに適宜除去できるのは、基板ｌとゲート絶縁Ｍ４４
との界面が堆積損傷を起こしているためと思われる。

なお、上記実施例では、ゲート絶縁膜４を５ｉｏ８から
構成する場合について説明したが、本発明はこれに限定
されるものではなく、例えば５１３Ｎ４等から構成する
場合であってもよい。

また、上記実施例はゲート絶縁膜４の露出部分をエツチ
ングし、リセス溝５ａを形成した後ゲート電極６ｂを形
成する場合について説明したが、本発明はこれに限定さ
れるものではなく、第２図に示すようにゲート絶縁膜４
の露出部分をエツチングせずに、ゲート電極６ｃを形成
してもよく、この場合も上記第１実施例と同様の効果を
あげることができる。

〔効　果〕

本発明によれば、ソース電極側のリセス幅とドレイン電
極側のリセス幅を適宜制御することができ、トランジス
タ特性を向上させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の製造方法の一実施例
を説明するための図、 第２図は本発明に係る半導体装置の製造方法の他の実施
例を説明するための図、 第３図は従来の半導体装置の製造方法の一例を説明する
ための図、 第４図は従来例の課題を説明するための図である。 ｌ・・・・・・基板、 ２ａ・・・・・・ソース電極、 ２ｂ・・・・・・ドレイン電極、 ３ｃ・・・・・・レジストパターン、 ４・・・・・・ゲート絶縁膜、 ５ａ・・・・・・リセス溝、 ６ｂ・・・・・・ゲート電極。 把の党た佼１と説呼■６団 第２図 夜＊ｆダ“１のｇ際Ｒ包とａｅ月すり団第４図 第３ Ｌオ！図 図

Claims (1)

1. 【特許請求の範囲】 　基板上にソース電極及びドレイン電極を選択的に形成
   する工程と、 前記ソース電極と前記ドレイン電極との間の基板上にゲ
   ート絶縁膜を選択的に形成する工程と、前記ゲート絶縁
   膜を選択的に覆うマスクを形成して基板を少なくとも露
   出させる工程と、 前記マスクを用い、ドライエッチングにより絶縁膜下の
   基板まで除去してリセス溝を選択的に形成する工程と、 前記マスクを用い、少なくともリセス溝にゲート電極を
   選択的に形成する工程と、 を含むことを特徴とする半導体装置の製造方法。