JPH02299246A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に係り、特に金属−半導体接合電
界効果トランジスタの製造方法に関し。

ソース・ドレイン電極とゲート電極の位置ずれをな（し
てトランジスタ特性の均一性を高めること、さらに製造
工数の削減を目的とし。

動作層の形成された半導体基板上に該半導体基板とショ
ットキー接合をなす第１の金属膜を形成する工程と、該
第１の金属膜上にソース・ドレイン部間孔及び該ソース
・ドレイン部間孔より狭いゲーｊ・部間孔を持つレジス
トパターンを形成する工程と、該ソース・ドレイン部開
孔下及び該ゲート部開孔下の該第１の金属膜をドライエ
ッチして除去することにより、該ソース・ドレイン部開
孔下の半導体基板を露出し且つ該ゲート部開孔下の該第
１の金属膜を半導体基板上に一部残す工程と。

該露出した半導体基板上及び該一部残った第１の金属膜
上に第２の金属膜を堆積してソース電極。

ドレイン電極、及びゲート引出し電極を形成する工程と
、該ゲート引出し電極をマスクにして該第１の金属膜を
エツチングして除去し、該ゲート引出し電極下に該第１
の金属膜からなるゲート電極を形成する工程とを含む半
導体装置の製造方法により構成する。

〔産業上の利用分野〕

本発明は半導体装置の製造方法に係り、特に金属−半導
体接合電界効果トランジスタの製造方法に関する。

半導体装置の高速化に伴い、電界効果トランジスタでは
ソース・ドレイン電極とゲート電極の位置精度の向上が
要求されている。

さらに、製造工数の削減も望まれている。

このため５かかる要求に応える製造方法を開発する必要
がある。

〔従来の技術〕

金属−半導体接合電界効果トランジスタ（ＭＥＳＦＥＴ
）においては、２種類の金属−半導体接合がある。即ち
、ゲート電極と半導体のショットキー接合、及びソース
・ドレイン電極ど半導体のオーミック接合である。

従来、金属−半導体接合電界効果トランジスタの製造に
おいては、これら２種類の接合の形成には、少なくとも
２回のフォト工程を必要としていた。

第２図（ａ）乃至（ｇ）は従来例として、　ＧａＡｓＭ
ＥＳＦＩＥＴの製造工程を断面図で示したものであり。

以下、これらの図を参照しながら従来例について説明す
る。

第２図（ａ）参照 動作層１１の形成されたＧａＡｓ基板ｌ上にＳｉＯ２の
絶縁膜３を形成する。

第２図（ｂ）参照 絶縁膜３上にソース・ドレイン部開孔５１．６１を持つ
レジス１−パターン４を形成する。

第２図（Ｃ）参照 ソース・ドレイン部開孔５１．６１から絶縁膜３をエツ
チングして除去し、　ＧａＡｓ基板１を露出する。

第２図（ｄ）参照 ソース電極５．ドレイン電極６となる金属を全面に蒸着
した後、リフトオフによりソース電極５゜ドレイン電極
６を形成する。

第２図（ｅ）参照 全面にゲート部間孔７１を持つレジストパターン４１を
形成する。

第２図（ｆ）参照 ゲート部開孔７１から絶縁１３をエツチングして除去し
、　ＧａＡｓ基板１を露出する。

第２図（ｇ）参照 ゲート電極９となる金属を全面に蒸着した後。

リフトオフによりゲート電極９を形成する。

従来の製造工程では、ソース電極５．ドレイン電極６を
形成するためのレジストパターン４の形成と、ゲート電
極９を形成するためのレジストパターン４１の形成とフ
ォト工程が２回ある。

そのため９両フォト工程の位置合わせ精度により位置ず
れが起こり易く、ゲートの両側のソースとドレインの位
置の対称性が損なわれ、ＦＥＴ特性の均一性が悪くなる
。

また、製造工程が長くなる。

〔発明が解決しようとする課題） 従って、従来の製造方法では、ＦＥＴ特性の面から、ま
た、製造工数の面から問題を生じていた。

本発明は、１回のフォト工程でソース・ドレイン電極及
びゲート電極を形成するためのマスクパターンを形成し
、製造工数を削減するとともに。

ソース・ドレイン電極とゲート電極の位置ずれのない特
性の均一なＭＥＳＦＥＴを製造する方法を提供すること
を目的とする。

［課題を解決するための手段］ 第１図（ａ）乃至（ｇ）は本発明の実施例であり、これ
らの図及び図中の符号を参照しながら上記課題を解決す
るだめの手段について説明する。

上記課題は、動作層１１の形成された半導体基板１上に
該半導体基板１とショットキー接合をなす第１の金属膜
２を形成する工程と、該第１の金属膜２上にソース・ド
レイン部開孔５１．６１及び該ソース・ドレイン部開孔
５１．６１より狭いゲート部開孔７１を持つレジストパ
ターン４を形成する工程と。

該ソース・ドレイン部開孔５１＋　６１下及び該ゲート
部開孔７１下の該第１の金属膜２をドライエッチして除
去することにより、該ソース・ドレイン部開孔５１．６
１下の半導体基板１を露出し且つ該ゲート部開孔７１下
の該第１の金属膜２を半導体基板１上に一部残す工程と
、該露出した半導体基板１上及び該一部残った第１の金
属ＷｉＺ上に第２の金属膜８を堆積してソース電極５．
ドレイン電極６．及びゲート引出し電極７を形成する工
程と、該デー１゛引出し電極７をマスクにして該第１の
金属膜２をエツチングして除去し、該ゲート引出し電極
７下に該第１の金属膜２からなるゲート電極９を形成す
る工程とを含む半導体装置の製造方法によって解決され
る。

〔作用〕

本発明によれば、フォＩ・工程は１回でいい。即ち、フ
ォト工程はソース・ドレイン部開孔５１．６１及びゲー
ト部開孔７１を持つレジストパターン４を作るフォト工
程だけでよい。従って、従来例の２回のフォト工程に見
るような位置ずれによる不均一は生じない。

フォト工程を１回で済ますために、第１の金属膜２のド
ライエツチング速度がゲート部開孔７１下ではソース・
ドレイン部開孔５１．６１下より小さくなることを利用
している。即ち、ゲート部開孔７１はソース・ドレイン
部開孔５１．６１に比べて幅が狭いのでエツチングガス
の交換がソース・ドレイン部開孔５Ｌ　６１における交
換よりおそく、従ってエツチング速度が小さくなる。エ
ツチング速度の差を予め調べておくことにより、ソース
・ドレ・イン部開孔５１．６１下の第１の金属膜２が除
去されて半導体基板ｌが露出する時点でエツチングを止
めるようにすれば、ゲート部開孔７１下に第１の金属膜
２を残すことができる。そして残った第１の金属膜２を
ゲート電極９として利用する。

レジストパターン４をそのまま用いて第２の金属膜８を
堆積し、レジストパターン４上の第２の金属膜８を例え
ばリフトオフにより除去すれば。

ソース電極５．ドレイン電極６．ゲート引出し電極７が
形成される。

ゲート引出し電極７をマスクにして第１の金属膜２をエ
ツチングすれば、第１の金属膜２からなるゲート電極９
を形成することができる。

〔実施例］ 第１図（ａ）乃至（ｇ）は本発明の詳細な説明するため
の製造工程を示す断面図である。

以下、第１図（ａ）乃至（ｇ）を参照しながら実施例に
ついて説明する。

第１図（ａ）参照 半導体基板ｌとして動作ＩＩＩの形成されたＧａＡｓ基
板１を使用する。動作層は１例えばＳｉが２０００人程
度０深さまで打ち込まれたＮ層である。

半導体基板１上に第１の金属膜２として、厚さ２０００
人のタングステンシリサイド（ＷＳｉ）膜２をスパッタ
法で形成する。

ＷＳｉＳ２Ｏ２に、絶縁膜３として厚さ３０００人の５
ｉＯｚ膜３を化学気相成長（ＣＶＤ）法により形成する
。

第１図（ｂ）参照 全面にレジストを約１μｍの厚さに塗布した後バターニ
ングし、ソース部間孔５１．ドレイン部開７Ｌ６１．ゲ
ート部開孔７１を持つレジストパターン４を形成する。

開花は溝形で、ソース部開孔５１及びドレイン部開孔６
１の幅は１００　μｍ、ゲート部開孔７１の幅は０．５
μｍとし、ゲート部間孔７１と両側のソース部開孔５１
及びドレイン部開孔６１との間のレジス１−１１京の幅
は３μｍとする。

第１図（Ｃ）参照 レジス［・パターン４をマスクにして、　ＳｉＯ□Ｉ１
ｇ　３をふっ酸（ＩＩＩ”）系のエツチング液でウェブ
１−エンチして除去する。ナーｒ　Ｉもエッチされる。

つづいて、　ＷＳｉ膜２をぶつ化カーボン−酸素（ＣＩ
’４１０２）系のガスでドラ２イエツチして除去する。

このドライエッチはゲート部間孔７１下ではソース部開
孔５１及びドラ・イン部開孔６１下に比べて速度が小さ
い。そこで、ソース部開孔５１下及びドレイン部開孔６
１下でＧａＡｓ基板１が完全に露出した時点でドライエ
ッチを止め、ゲート部開孔７１下にＷＳｉ膜２を残す。

第１図（ｄ）参照 全面に第２の金属膜８として厚さ３００人の＾ｕＧｅ膜
と厚さ４０００人のＡｕ膜からなるＡｕＧｅ／Ａｕ膜８
を蒸着法で形成する。

第１図（ｅ）参照 レジストパターン４をエツチングして除去することによ
り、レジストパタ−ン４上のＡＬＩＧ＋３／Ａｌｌ膜８
をリフトオフする。

ソース部開孔５１下及びドレイン部間孔６１下のＧａ八
へ基板Ｉ上にはＡｕＧｅ／Ａｕ膜のソース電極５及びド
レイン電極６が形成され、ゲート部開孔７１下のＷＳｉ
ｌｌ＊２上にはＡｕＧｅ／Ａｕ膜のゲート引出し電極７
が形成される。

第１図（Ａ）参照 ５ｊｏｚＢＱ３をふっ酸（ＩＩＩ’）系のエツチング液
でウエットエッチして除去し、つづいてＡｕＧｅ／Ａｕ
膜をマスクとしてふっ化カーボン−酸素（ＣＩ？、１０
□）系のガスで−Ｓｉ膜２をドライエッチして除去する
。

ＡｕＧｅ／Ａｕ膜のデー１−引出し電極７下に四Ｓｉ膜
が残りゲート電極９が形成される。

第１図（ｇ）参照 全面に保護膜１０として厚さ１０００人の窒化シリコン
（ＳｉＪ４）膜１０をプラズマＣＶＤ法により堆積する
。

この後、４２５°Ｃ，２分の加熱及び急冷処理を行うこ
とにより、ソース・ドレイン領域にＧａＡｓとＡｕＧｅ
／Ａｕのオーミック接合を形成する。

オーミンク接合形成の熱処理でも、ゲート＄１域ではシ
ョッ１−キー接合が保持される。それはＷＳｉが８００
°Ｃ程度まではＧａＡｓとショットキー接合を保持する
からである。

かくして、　ＧａＡｓパＩＥＳＦＥＴが完成する。

ゲート部間孔７１の幅が１μｍ以下で、ソース部開孔５
１及びドレイン部開孔６１の幅がゲート部開孔７１の幅
の１０倍以上あれば、ゲート部間孔７１下のＷＳｉのド
ライエッチ速度はソース部開孔５１下及びドレイン部開
孔６１下の−ＳＸ　のドライエッチ速度の１７２以下に
なり、ゲート電極の形成が制御し易くなる。

ゲート電極９となる第１の金属膜２の材料として、第２
の金属膜８と半導体基板１とのオーミック接合を形成す
るために熱処理する際、半導体基板１とのショットキー
接合を保持するような金属が選択される。

本実施例におけるＳｉＯ□膜３はＡｕＧｅ／Ａｕ１ｌ焚
８のリフトオフを容易に且つ完全に行うために設けられ
ているが、レジス］・パターン４の各開花を上部が張り
出す形状に形成することにより、　ＳｉＯ□膜３を設け
なくてもリフトオフを行うことができる。

なお２本実施例では半導体基板１としてＧａＡｓ基板を
用いたが２本発明はＧａＡｓ基板に限らず、その他の化
合物半導体基板、さらにシリコン基板でも適用できる。

［発明の効果］ 以上説明した様に１本発明によれば、１回のツメ・１・
工程でソース・ドレイン、ゲートの位置が決まるので位
置すれかなくＦＥＴの特性の均一性が保たれる。

さらに、フォ１一工程が１回だけなので製造工数の削減
となる。

本発明は半導体装置の微細化、高速化に寄与するところ
が大きい。

【図面の簡単な説明】

第１図（ａ）乃至（ｇ）は実施例で、Ｗ造工程を説明す
るだめの断面図。 第２図（ａ）乃至（ｇ）は従来例の調造工程を説明する
だめの断面図 である。図において。 １は半導体基板であってＧａＡｓ基板。 １１は動作層。 ２は第１の金属膜であってＷＳｉ層。 ３は絶縁膜であってＳｉＯ□膜。 ４．４１はレジストパターン。 ５はソース電極２ ５１はソース部開孔。 ６はドレイン電極。 ６１はドレ・イン部開化。 ７はゲート引出し電極。 ７１はゲー［・部間孔。 ８は第２の金属膜であってＡｕＧｅ／Ａｕ膜。 ９はゲート電極。 １０は保護膜であって５ｉＪ４膜 （σ） 大　　　　亀　　　　例 翼　１　因（（の１） 、７　　　　毛　　　・々Ｉｊ 巣　１　区　（その２） 坊、） 従　　　　又　　　　　・列 ８　２　２　こそ２　［）

Claims (1)

1. 【特許請求の範囲】 　動作層（１１）の形成された半導体基板（１）上に該
   半導体基板（１）とショットキー接合をなす第１の金属
   膜（２）を形成する工程と、 該第１の金属膜（２）上にソース・ドレイン部間孔（５
   １、６１）及び該ソース・ドレイン部開孔（５１、６１
   ）より狭いゲート部開孔（７１）を持つレジストパター
   ン（４）を形成する工程と、 該ソース・ドレイン部開孔（５１、６１）下及び該ゲー
   ト部開孔（７１）下の該第１の金属膜（２）をドライエ
   ッチして除去することにより、該ソース・ドレイン部開
   孔（５１、６１）下の半導体基板（１）を露出し且つ該
   ゲート部開孔（７１）下の該第１の金属膜（２）を半導
   体基板（１）上に一部残す工程と、 該露出した半導体基板（１）上及び該一部残った第１の
   金属膜（２）上に第２の金属膜８を堆積してソース電極
   （５）、ドレイン電極（６）、及びゲート引出し電極（
   ７）を形成する工程と、該ゲート引出し電極（７）をマ
   スクにして該第１の金属膜（２）をエッチングして除去
   し、該ゲート引出し電極（７）下に該第１の金属膜（２
   ）からなるゲート電極（９）を形成する工程とを含むこ
   とを特徴とする半導体装置の製造方法。