JPH06151459A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH06151459A JPH06151459A JP32624592A JP32624592A JPH06151459A JP H06151459 A JPH06151459 A JP H06151459A JP 32624592 A JP32624592 A JP 32624592A JP 32624592 A JP32624592 A JP 32624592A JP H06151459 A JPH06151459 A JP H06151459A
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- metal thin
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Abstract
(57)【要約】
【目的】 スタガ型の薄膜トランジスタにおいて、ソー
ス・ドレイン電極間に不要な金属シリサイドが形成され
ないようにする。 【構成】 絶縁基板１１の上面全体に下地絶縁膜１２を
堆積し、その上面全体にソース・ドレイン電極形成用の
金属薄膜１３を堆積し、その上面のソース・ドレイン電
極形成領域に対応する部分にフォトレジストパターン１
４を形成する。次に、フォトレジストパターン１４をマ
スクとして金属薄膜１３および下地絶縁膜１２を連続し
てエッチングする。この場合、２つのソース・ドレイン
電極１５間における下地絶縁膜１２上に金属薄膜１３の
一部が残ったとしても、この部分における絶縁下地層１
２をエッチングして除去しているので、絶縁下地層１２
上に残存した金属薄膜１３を完全に除去することができ
る。したがって、２つのソース・ドレイン電極１５間に
おける絶縁基板１１上に不要な金属シリサイドが形成さ
れることがない。
ス・ドレイン電極間に不要な金属シリサイドが形成され
ないようにする。 【構成】 絶縁基板１１の上面全体に下地絶縁膜１２を
堆積し、その上面全体にソース・ドレイン電極形成用の
金属薄膜１３を堆積し、その上面のソース・ドレイン電
極形成領域に対応する部分にフォトレジストパターン１
４を形成する。次に、フォトレジストパターン１４をマ
スクとして金属薄膜１３および下地絶縁膜１２を連続し
てエッチングする。この場合、２つのソース・ドレイン
電極１５間における下地絶縁膜１２上に金属薄膜１３の
一部が残ったとしても、この部分における絶縁下地層１
２をエッチングして除去しているので、絶縁下地層１２
上に残存した金属薄膜１３を完全に除去することができ
る。したがって、２つのソース・ドレイン電極１５間に
おける絶縁基板１１上に不要な金属シリサイドが形成さ
れることがない。
Description
【０００１】
【産業上の利用分野】この発明はスタガ型等の薄膜トラ
ンジスタの製造方法に関する。
ンジスタの製造方法に関する。
【０００２】
【従来の技術】例えばスタガ型の薄膜トランジスタは、
一般に、図２に示すような構造となっている。すなわ
ち、ガラス等からなる絶縁基板１の上面にはクロムやア
ルミニウム等からなる２つのソース・ドレイン電極２が
所定の間隔をおいてパターン形成されている。２つのソ
ース・ドレイン電極２の相対向する側の各上面およびそ
の間の絶縁基板１の上面にはシリコン半導体薄膜３がパ
ターン形成されている。シリコン半導体薄膜３および２
つのソース・ドレイン電極２を含む絶縁基板１の上面全
体には酸化シリコンや窒化シリコン等からなるゲート絶
縁膜４が形成されている。シリコン半導体薄膜３の中央
部（チャネル領域）に対応する部分のゲート絶縁膜４の
上面にはクロムやアルミニウム等からなるゲート電極５
が形成されている。ゲート電極５両側におけるシリコン
半導体薄膜３はイオンを注入されてソース・ドレイン領
域となっている。
一般に、図２に示すような構造となっている。すなわ
ち、ガラス等からなる絶縁基板１の上面にはクロムやア
ルミニウム等からなる２つのソース・ドレイン電極２が
所定の間隔をおいてパターン形成されている。２つのソ
ース・ドレイン電極２の相対向する側の各上面およびそ
の間の絶縁基板１の上面にはシリコン半導体薄膜３がパ
ターン形成されている。シリコン半導体薄膜３および２
つのソース・ドレイン電極２を含む絶縁基板１の上面全
体には酸化シリコンや窒化シリコン等からなるゲート絶
縁膜４が形成されている。シリコン半導体薄膜３の中央
部（チャネル領域）に対応する部分のゲート絶縁膜４の
上面にはクロムやアルミニウム等からなるゲート電極５
が形成されている。ゲート電極５両側におけるシリコン
半導体薄膜３はイオンを注入されてソース・ドレイン領
域となっている。
【０００３】ところで、従来のこのような薄膜トランジ
スタを製造する場合には、まず図３（Ａ）に示すよう
に、絶縁基板１の上面全体にスパッタ法によりクロムや
アルミニウム等からなるソース・ドレイン電極形成用の
金属薄膜６を堆積し、金属薄膜６の上面のソース・ドレ
イン電極形成領域に対応する部分にフォトリソグラフィ
法によりフォトレジストパターン７を形成する。そし
て、フォトレジストパターン７をマスクとして金属薄膜
６をエッチングすると、図３（Ｂ）に示すように、ソー
ス・ドレイン電極２が形成される。この後、フォトレジ
ストパターン７を剥離し、以下所定の工程を経ると、図
２に示すような薄膜トランジスタが製造される。
スタを製造する場合には、まず図３（Ａ）に示すよう
に、絶縁基板１の上面全体にスパッタ法によりクロムや
アルミニウム等からなるソース・ドレイン電極形成用の
金属薄膜６を堆積し、金属薄膜６の上面のソース・ドレ
イン電極形成領域に対応する部分にフォトリソグラフィ
法によりフォトレジストパターン７を形成する。そし
て、フォトレジストパターン７をマスクとして金属薄膜
６をエッチングすると、図３（Ｂ）に示すように、ソー
ス・ドレイン電極２が形成される。この後、フォトレジ
ストパターン７を剥離し、以下所定の工程を経ると、図
２に示すような薄膜トランジスタが製造される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタの製造方法では、金属薄膜
６をエッチングしてソース・ドレイン電極（金属薄膜パ
ターン）２を形成する際に、図３（Ｂ）に示すように、
２つのソース・ドレイン電極２間における絶縁基板１上
に金属薄膜６の一部が残ってしまうことがあった。この
ような状態でシリコン半導体薄膜（３）を堆積してパタ
ーンニングした場合には、残存した金属薄膜６がシリコ
ンと反応することにより、図２に示すように、２つのソ
ース・ドレイン電極２間における絶縁基板１上に金属シ
リサイド８が形成され、結果として２つのソース・ドレ
イン電極２間に大きなリーク電流が発生し、トランジス
タ特性に大きな悪影響を及ぼすという問題があった。こ
の発明の目的は、金属薄膜パターン間に不要な金属シリ
サイドが形成されないようにすることのできる薄膜トラ
ンジスタの製造方法を提供することにある。
このような薄膜トランジスタの製造方法では、金属薄膜
６をエッチングしてソース・ドレイン電極（金属薄膜パ
ターン）２を形成する際に、図３（Ｂ）に示すように、
２つのソース・ドレイン電極２間における絶縁基板１上
に金属薄膜６の一部が残ってしまうことがあった。この
ような状態でシリコン半導体薄膜（３）を堆積してパタ
ーンニングした場合には、残存した金属薄膜６がシリコ
ンと反応することにより、図２に示すように、２つのソ
ース・ドレイン電極２間における絶縁基板１上に金属シ
リサイド８が形成され、結果として２つのソース・ドレ
イン電極２間に大きなリーク電流が発生し、トランジス
タ特性に大きな悪影響を及ぼすという問題があった。こ
の発明の目的は、金属薄膜パターン間に不要な金属シリ
サイドが形成されないようにすることのできる薄膜トラ
ンジスタの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】この発明は、絶縁基板上
に絶縁下地層を堆積し、該絶縁下地層上に金属薄膜を堆
積し、該金属薄膜をドライエッチングして所定の金属薄
膜パターンを形成し、次いで前記絶縁下地層を少なくと
もその表面層が除去されるようにエッチングし、この後
シリコン半導体薄膜を堆積するようにしたものである。
に絶縁下地層を堆積し、該絶縁下地層上に金属薄膜を堆
積し、該金属薄膜をドライエッチングして所定の金属薄
膜パターンを形成し、次いで前記絶縁下地層を少なくと
もその表面層が除去されるようにエッチングし、この後
シリコン半導体薄膜を堆積するようにしたものである。
【０００６】
【作用】この発明によれば、金属薄膜をドライエッチン
グして所定の金属薄膜パターンを形成する際に、金属薄
膜パターン間における絶縁下地層上に金属薄膜の一部が
残っても、その後絶縁下地層を少なくともその表面層が
除去されるようにエッチングすると、絶縁下地層上に残
存した金属薄膜を完全に除去することができ、したがっ
て金属薄膜パターン間に不要な金属シリサイドが形成さ
れないようにすることができる。この場合、絶縁下地層
は酸化シリコンや窒化シリコン等の金属シリサイドを形
成しない物質によって形成されるので、金属薄膜パター
ン間における絶縁基板上に絶縁下地層の一部が残って
も、何等問題はない。
グして所定の金属薄膜パターンを形成する際に、金属薄
膜パターン間における絶縁下地層上に金属薄膜の一部が
残っても、その後絶縁下地層を少なくともその表面層が
除去されるようにエッチングすると、絶縁下地層上に残
存した金属薄膜を完全に除去することができ、したがっ
て金属薄膜パターン間に不要な金属シリサイドが形成さ
れないようにすることができる。この場合、絶縁下地層
は酸化シリコンや窒化シリコン等の金属シリサイドを形
成しない物質によって形成されるので、金属薄膜パター
ン間における絶縁基板上に絶縁下地層の一部が残って
も、何等問題はない。
【０００７】
【実施例】図１（Ａ）〜（Ｄ）はそれぞれこの発明の一
実施例を適用したスタガ型の薄膜トランジスタの各製造
工程を示したものである。そこで、これらの図を順に参
照しながら、スタガ型の薄膜トランジスタの製造方法に
ついて説明する。まず、図１（Ａ）に示すように、ガラ
ス等からなる絶縁基板１１の上面全体にプラズマＣＶＤ
法等により酸化シリコンや窒化シリコン等からなる下地
絶縁膜１２を堆積し、下地絶縁膜１２の上面全体にスパ
ッタ法によりクロムやアルミニウム等からなるソース・
ドレイン電極形成用の金属薄膜１３を堆積し、金属薄膜
１３の上面のソース・ドレイン電極形成領域に対応する
部分にフォトリソグラフィ法によりフォトレジストパタ
ーン１４を形成する。
実施例を適用したスタガ型の薄膜トランジスタの各製造
工程を示したものである。そこで、これらの図を順に参
照しながら、スタガ型の薄膜トランジスタの製造方法に
ついて説明する。まず、図１（Ａ）に示すように、ガラ
ス等からなる絶縁基板１１の上面全体にプラズマＣＶＤ
法等により酸化シリコンや窒化シリコン等からなる下地
絶縁膜１２を堆積し、下地絶縁膜１２の上面全体にスパ
ッタ法によりクロムやアルミニウム等からなるソース・
ドレイン電極形成用の金属薄膜１３を堆積し、金属薄膜
１３の上面のソース・ドレイン電極形成領域に対応する
部分にフォトリソグラフィ法によりフォトレジストパタ
ーン１４を形成する。
【０００８】次に、フォトレジストパターン１４をマス
クとして金属薄膜１３および下地絶縁膜１２を連続して
エッチングする。すなわち、まず、ＣＣｌ4とＯ2の混合
ガス等を用いてドライエッチングすると、図１（Ｂ）に
示すように、２つのソース・ドレイン電極（金属薄膜パ
ターン）１５が形成される。次に、ＣＦ4とＯ2の混合ガ
ス等を用いてドライエッチングすると、図１（Ｃ）に示
すように、２つのソース・ドレイン電極１５に対応する
部分以外の下地絶縁膜１２が除去される。この場合、図
１（Ｂ）に示す工程において、２つのソース・ドレイン
電極１５間における下地絶縁膜１２上に金属薄膜１３の
一部が残ったとしても、この部分における絶縁下地層１
２をエッチングして除去しているので、絶縁下地層１２
上に残存した金属薄膜１３を完全に除去することができ
る。この後、フォトレジストパターン１４をレジスト剥
離液を用いて剥離する。
クとして金属薄膜１３および下地絶縁膜１２を連続して
エッチングする。すなわち、まず、ＣＣｌ4とＯ2の混合
ガス等を用いてドライエッチングすると、図１（Ｂ）に
示すように、２つのソース・ドレイン電極（金属薄膜パ
ターン）１５が形成される。次に、ＣＦ4とＯ2の混合ガ
ス等を用いてドライエッチングすると、図１（Ｃ）に示
すように、２つのソース・ドレイン電極１５に対応する
部分以外の下地絶縁膜１２が除去される。この場合、図
１（Ｂ）に示す工程において、２つのソース・ドレイン
電極１５間における下地絶縁膜１２上に金属薄膜１３の
一部が残ったとしても、この部分における絶縁下地層１
２をエッチングして除去しているので、絶縁下地層１２
上に残存した金属薄膜１３を完全に除去することができ
る。この後、フォトレジストパターン１４をレジスト剥
離液を用いて剥離する。
【０００９】次に、全表面にプラズマＣＶＤ法等により
ポリシリコン薄膜を堆積した後パターンニングすると、
図１（Ｄ）に示すように、２つのソース・ドレイン電極
１５の相対向する側の各上面およびその間の絶縁基板１
１の上面にシリコン半導体薄膜１６が形成される。次
に、全表面にプラズマＣＶＤ法等により酸化シリコンや
窒化シリコン等からなるゲート絶縁膜１７を堆積する。
次に、全表面にスパッタ法によりクロムやアルミニウム
等からなるゲート電極形成用の金属薄膜を堆積した後パ
ターンニングすると、シリコン半導体薄膜１６の中央部
（チャネル領域）に対応する部分のゲート絶縁膜１７の
上面にゲート電極１８が形成される。次に、ゲート電極
１８をマスクとしてイオンを注入すると、ゲート電極１
８の両側におけるシリコン半導体薄膜１６がソース・ド
レイン領域となる。かくして、スタガ型の薄膜トランジ
スタが完成する。
ポリシリコン薄膜を堆積した後パターンニングすると、
図１（Ｄ）に示すように、２つのソース・ドレイン電極
１５の相対向する側の各上面およびその間の絶縁基板１
１の上面にシリコン半導体薄膜１６が形成される。次
に、全表面にプラズマＣＶＤ法等により酸化シリコンや
窒化シリコン等からなるゲート絶縁膜１７を堆積する。
次に、全表面にスパッタ法によりクロムやアルミニウム
等からなるゲート電極形成用の金属薄膜を堆積した後パ
ターンニングすると、シリコン半導体薄膜１６の中央部
（チャネル領域）に対応する部分のゲート絶縁膜１７の
上面にゲート電極１８が形成される。次に、ゲート電極
１８をマスクとしてイオンを注入すると、ゲート電極１
８の両側におけるシリコン半導体薄膜１６がソース・ド
レイン領域となる。かくして、スタガ型の薄膜トランジ
スタが完成する。
【００１０】このように、この薄膜トランジスタの製造
方法では、金属薄膜１３をドライエッチングしてソース
・ドレイン電極１５を形成する際に、図１（Ｂ）に示す
ように、２つのソース・ドレイン電極１５間における絶
縁下地層１２上に金属薄膜１３の一部が残っても、図１
（Ｃ）に示すように、その後絶縁下地層１２をエッチン
グして除去しているので、絶縁下地層１２上に残存した
金属薄膜１３を完全に除去することができる。したがっ
て、２つのソース・ドレイン電極１５間における絶縁基
板１１上に不要な金属シリサイドが形成されることがな
く、ひいては２つのソース・ドレイン電極１５間に大き
なリーク電流が発生することがなく、トランジスタ特性
を向上することができる。なお、絶縁下地層１２は酸化
シリコンや窒化シリコン等の金属シリサイドを形成しな
い物質によって形成されているので、２つのソース・ド
レイン電極１５間における絶縁基板１１上に絶縁下地層
１２の一部が残っても、何等問題はない。また、このよ
うなことから、２つのソース・ドレイン電極１５間にお
ける絶縁下地層１２を全部ではなく少なくともその表面
層が除去されるようにエッチングするようにしてもよ
い。
方法では、金属薄膜１３をドライエッチングしてソース
・ドレイン電極１５を形成する際に、図１（Ｂ）に示す
ように、２つのソース・ドレイン電極１５間における絶
縁下地層１２上に金属薄膜１３の一部が残っても、図１
（Ｃ）に示すように、その後絶縁下地層１２をエッチン
グして除去しているので、絶縁下地層１２上に残存した
金属薄膜１３を完全に除去することができる。したがっ
て、２つのソース・ドレイン電極１５間における絶縁基
板１１上に不要な金属シリサイドが形成されることがな
く、ひいては２つのソース・ドレイン電極１５間に大き
なリーク電流が発生することがなく、トランジスタ特性
を向上することができる。なお、絶縁下地層１２は酸化
シリコンや窒化シリコン等の金属シリサイドを形成しな
い物質によって形成されているので、２つのソース・ド
レイン電極１５間における絶縁基板１１上に絶縁下地層
１２の一部が残っても、何等問題はない。また、このよ
うなことから、２つのソース・ドレイン電極１５間にお
ける絶縁下地層１２を全部ではなく少なくともその表面
層が除去されるようにエッチングするようにしてもよ
い。
【００１１】
【発明の効果】以上説明したように、この発明によれ
ば、金属薄膜をドライエッチングして所定の金属薄膜パ
ターンを形成する際に、金属薄膜パターン間における絶
縁下地層上に金属薄膜の一部が残っても、その後絶縁下
地層を少なくともその表面層が除去されるようにエッチ
ングしているので、絶縁下地層上に残存した金属薄膜を
完全に除去することができ、したがって金属薄膜パター
ン間に不要な金属シリサイドが形成されることがなく、
トランジスタ特性を向上することができる。
ば、金属薄膜をドライエッチングして所定の金属薄膜パ
ターンを形成する際に、金属薄膜パターン間における絶
縁下地層上に金属薄膜の一部が残っても、その後絶縁下
地層を少なくともその表面層が除去されるようにエッチ
ングしているので、絶縁下地層上に残存した金属薄膜を
完全に除去することができ、したがって金属薄膜パター
ン間に不要な金属シリサイドが形成されることがなく、
トランジスタ特性を向上することができる。
【図１】（Ａ）〜（Ｄ）はそれぞれこの発明の一実施例
を適用したスタガ型の薄膜トランジスタの各製造工程を
示す断面図。
を適用したスタガ型の薄膜トランジスタの各製造工程を
示す断面図。
【図２】従来のスタガ型の薄膜トランジスタの一例の断
面図。
面図。
【図３】（Ａ）、（Ｂ）はそれぞれこの従来のスタガ型
の薄膜トランジスタの各製造工程を示す断面図。
の薄膜トランジスタの各製造工程を示す断面図。
１１ 絶縁基板 １２ 下地絶縁膜 １３ 金属薄膜 １４ フォトレジストパターン １５ ソース・ドレイン電極（金属薄膜パターン） １６ シリコン半導体薄膜
Claims (1)
- 【請求項１】 絶縁基板上に絶縁下地層を堆積し、該絶
縁下地層上に金属薄膜を堆積し、該金属薄膜をドライエ
ッチングして所定の金属薄膜パターンを形成し、次いで
前記絶縁下地層を少なくともその表面層が除去されるよ
うにエッチングし、この後シリコン半導体薄膜を堆積す
ることを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32624592A JPH06151459A (ja) | 1992-11-12 | 1992-11-12 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32624592A JPH06151459A (ja) | 1992-11-12 | 1992-11-12 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151459A true JPH06151459A (ja) | 1994-05-31 |
Family
ID=18185619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32624592A Pending JPH06151459A (ja) | 1992-11-12 | 1992-11-12 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151459A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229156B1 (en) | 1996-10-28 | 2001-05-08 | Mitsubishi Denki Kabushiki Kaisha | Inverted thin film transistor having a trapezoidal-shaped protective layer |
| JP2006012878A (ja) * | 2004-06-22 | 2006-01-12 | Renesas Technology Corp | 半導体記憶装置 |
-
1992
- 1992-11-12 JP JP32624592A patent/JPH06151459A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229156B1 (en) | 1996-10-28 | 2001-05-08 | Mitsubishi Denki Kabushiki Kaisha | Inverted thin film transistor having a trapezoidal-shaped protective layer |
| JP2006012878A (ja) * | 2004-06-22 | 2006-01-12 | Renesas Technology Corp | 半導体記憶装置 |
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