JP2944902B2 - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
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-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型トランジス
タに関し、特に、パッドを有する電界効果型トランジス
タに関する。
タに関し、特に、パッドを有する電界効果型トランジス
タに関する。
【０００２】
【従来技術の説明】集積回路がより複雑になるにつれ
て、電界効果型トランジスタのような個別の素子は、よ
り小さくなり、さらに、密着して配置されるようにな
る。このように素子が小さくなることは、回路の複雑性
が増すだけでなく、新たな製造技術、および、新規の素
子が必要となっている。
て、電界効果型トランジスタのような個別の素子は、よ
り小さくなり、さらに、密着して配置されるようにな
る。このように素子が小さくなることは、回路の複雑性
が増すだけでなく、新たな製造技術、および、新規の素
子が必要となっている。
【０００３】このような例として、電界効果型トランジ
スタのソース領域とドレイン領域を別個に電気的に接触
させる必要がある。これは、このトランジスタの上に誘
電体層を堆積し、この誘電体層をパターン化して、ウィ
ンドゥを形成し、そこからソース／ドレイン領域を露出
させて、その後、このウィンドゥ内に金属を堆積するこ
とによって行われる。しかし、このようなトランジスタ
により利用される基板の領域を最小にするために、ソー
ス領域とドレイン領域もまた小さくなければならない。
ゲート幅によって規定される短いチャネルの長さは、ウ
ィンドゥを最小に分離する必要がある。すなわち、この
ウィンドゥは、小さく、かつ、密接して配置する必要が
ある。しかし、ウィンドゥのソース／ドレイン領域に対
し、ウィンドゥが不整合となると、ソース領域とドレイ
ン領域の両方を露出する一つのウィンドゥが形成されて
しまうことになる。
スタのソース領域とドレイン領域を別個に電気的に接触
させる必要がある。これは、このトランジスタの上に誘
電体層を堆積し、この誘電体層をパターン化して、ウィ
ンドゥを形成し、そこからソース／ドレイン領域を露出
させて、その後、このウィンドゥ内に金属を堆積するこ
とによって行われる。しかし、このようなトランジスタ
により利用される基板の領域を最小にするために、ソー
ス領域とドレイン領域もまた小さくなければならない。
ゲート幅によって規定される短いチャネルの長さは、ウ
ィンドゥを最小に分離する必要がある。すなわち、この
ウィンドゥは、小さく、かつ、密接して配置する必要が
ある。しかし、ウィンドゥのソース／ドレイン領域に対
し、ウィンドゥが不整合となると、ソース領域とドレイ
ン領域の両方を露出する一つのウィンドゥが形成されて
しまうことになる。
【０００４】このようなウィンドゥに必要とされる整合
の正確さを必要としない画期的なデザインが、米国特許
第４，８４４，７７６号、および、米国特許第４，９２
２，３１１号に開示されている。これらの特許は、通
常、折り込まれた拡張ウィンドゥを有する電界効果型ト
ランジスタ（folded extended window field effect tr
ansistor：ＦＥＷＭＯＳ）と称する素子とその製造方法
について開示している。その一実施例としては、導電材
料の層、例えば、ＴｉＮの層をトランジスタ素子（ゲー
ト電極の上部に絶縁層を有する）が形成された後、ブラ
ンケット堆積させている。当然のことながら、これには
ＷＳｉ2が用いられている。この導電性材料の層は、パ
ターン化されて、ウィンドゥパッドを形成し、このウィ
ンドゥパッドは、ソース／ドレイン領域の少なくとも一
部をカバーしている。このウィンドゥパッドは、ソース
／ドレイン領域よりも大きくてもよいが、ただし、この
ウィンドゥパッドは、ゲート電極の上部では互いに接触
してはならず、かつ、ソース／ドレイン領域に隣接する
フィールド酸化物領域の上にも延びてもよい。ウィンド
ゥの不整合に対する許容度を改善するには、ウィンドゥ
は、ソース／ドレイン領域よりも大きいウィンドゥパッ
ドの一部を露出しなければならない。さらに、このウィ
ンドゥパッドは、エッチストップ層として機能し、それ
により、誘電体内のウィンドゥがエッチングされるとき
に、ソース／ドレイン領域内にエッチングされるのを阻
止している。
の正確さを必要としない画期的なデザインが、米国特許
第４，８４４，７７６号、および、米国特許第４，９２
２，３１１号に開示されている。これらの特許は、通
常、折り込まれた拡張ウィンドゥを有する電界効果型ト
ランジスタ（folded extended window field effect tr
ansistor：ＦＥＷＭＯＳ）と称する素子とその製造方法
について開示している。その一実施例としては、導電材
料の層、例えば、ＴｉＮの層をトランジスタ素子（ゲー
ト電極の上部に絶縁層を有する）が形成された後、ブラ
ンケット堆積させている。当然のことながら、これには
ＷＳｉ2が用いられている。この導電性材料の層は、パ
ターン化されて、ウィンドゥパッドを形成し、このウィ
ンドゥパッドは、ソース／ドレイン領域の少なくとも一
部をカバーしている。このウィンドゥパッドは、ソース
／ドレイン領域よりも大きくてもよいが、ただし、この
ウィンドゥパッドは、ゲート電極の上部では互いに接触
してはならず、かつ、ソース／ドレイン領域に隣接する
フィールド酸化物領域の上にも延びてもよい。ウィンド
ゥの不整合に対する許容度を改善するには、ウィンドゥ
は、ソース／ドレイン領域よりも大きいウィンドゥパッ
ドの一部を露出しなければならない。さらに、このウィ
ンドゥパッドは、エッチストップ層として機能し、それ
により、誘電体内のウィンドゥがエッチングされるとき
に、ソース／ドレイン領域内にエッチングされるのを阻
止している。
【０００５】トランジスタの製造に対し、重要な設計パ
ラメータは、ソース／ドレイン領域の表面積であるが、
その理由は、接合キャパシタンスは、この表面積に比例
するからである。この接合キャパシタンスは、素子の動
作周波数を決定するに際し、重要なパラメータである。
ウィンドゥパッドを利用するトランジスタは、それによ
りＦＥＷＭＯＳの好ましい特性を有し、ソース／ドレイ
ン領域を最小にし、かくして、接合キャパシタンスも最
小にするので好ましい。
ラメータは、ソース／ドレイン領域の表面積であるが、
その理由は、接合キャパシタンスは、この表面積に比例
するからである。この接合キャパシタンスは、素子の動
作周波数を決定するに際し、重要なパラメータである。
ウィンドゥパッドを利用するトランジスタは、それによ
りＦＥＷＭＯＳの好ましい特性を有し、ソース／ドレイ
ン領域を最小にし、かくして、接合キャパシタンスも最
小にするので好ましい。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、接合キャパシタンスを最小にするような電界効果型
トランジスタの製造方法を提供することである。
は、接合キャパシタンスを最小にするような電界効果型
トランジスタの製造方法を提供することである。
【０００７】
【課題を解決するための手段】ランディングパッドを有
する本発明の電界効果型トランジスタは、ソース／ドレ
イン領域とゲート電極とを形成し、導電性のランディン
グパッド層と誘電体層を堆積することにより形成する。
その後、レジスト層を形成し、パターン化して、誘電体
層の特定部分を露出する。このパターン化された誘電体
層をエッチマスクとして用いて、ウィンドゥパッド層を
パターン化する。このようにして素子の製造を完了す
る。好ましい実施例においては、誘電体性のスペーサを
パターン化した誘電体層の上にエッチングプロセスの前
に形成する。このスペーサを有するパターン化された誘
電体層は、エッチングに対し、酸化物ハードマスクとし
て機能する。この誘電体層は、後続の処理の前には必ず
しも除去する必要はない。
する本発明の電界効果型トランジスタは、ソース／ドレ
イン領域とゲート電極とを形成し、導電性のランディン
グパッド層と誘電体層を堆積することにより形成する。
その後、レジスト層を形成し、パターン化して、誘電体
層の特定部分を露出する。このパターン化された誘電体
層をエッチマスクとして用いて、ウィンドゥパッド層を
パターン化する。このようにして素子の製造を完了す
る。好ましい実施例においては、誘電体性のスペーサを
パターン化した誘電体層の上にエッチングプロセスの前
に形成する。このスペーサを有するパターン化された誘
電体層は、エッチングに対し、酸化物ハードマスクとし
て機能する。この誘電体層は、後続の処理の前には必ず
しも除去する必要はない。
【０００８】
【実施例】図１において、基板１の上にソース／ドレイ
ン領域３とゲート電極５とフィールド酸化物領域７とラ
ンディングパッド層９と誘電体層１１とパターン化フォ
トレジスト層１３とが形成されている。このパターン化
フォトレジスト層１３は、ウィンドゥパッド層でもある
ランディングパッド層９の一部をカバーしている誘電体
層１１の一部を露出させる。このランディングパッド層
９は、その後、除去される。ゲート電極５は、ゲート酸
化物５１と導電層５３と絶縁トップ層５５と誘電体側壁
５７とを有する。
ン領域３とゲート電極５とフィールド酸化物領域７とラ
ンディングパッド層９と誘電体層１１とパターン化フォ
トレジスト層１３とが形成されている。このパターン化
フォトレジスト層１３は、ウィンドゥパッド層でもある
ランディングパッド層９の一部をカバーしている誘電体
層１１の一部を露出させる。このランディングパッド層
９は、その後、除去される。ゲート電極５は、ゲート酸
化物５１と導電層５３と絶縁トップ層５５と誘電体側壁
５７とを有する。
【０００９】基板１は、一般的にはシリコンで、ゲート
電極５内の導電層５３はポリシリコンである。このゲー
ト電極５は、従来の堆積とパターン化技術により形成さ
れる。誘電体層１１と絶縁トップ層５５と誘電体側壁５
７とは、二酸化シリコン性である。ソース／ドレイン領
域３は、公知のドーパントでもってイオン注入すること
により形成され、このドーパントは、ｎチャネル、ある
いは、ｐチャネルの何れのトランジスタが形成されるか
によって決定される。ランディングパッド層９は、導電
性窒化物、あるいは、導電性ケイ化物のような導電性材
料で形成される。チタン、窒化物、ＴｉＮ、タングステ
ンケイ化物、ＷＳｉ2は、このような材料の一例であ
る。
電極５内の導電層５３はポリシリコンである。このゲー
ト電極５は、従来の堆積とパターン化技術により形成さ
れる。誘電体層１１と絶縁トップ層５５と誘電体側壁５
７とは、二酸化シリコン性である。ソース／ドレイン領
域３は、公知のドーパントでもってイオン注入すること
により形成され、このドーパントは、ｎチャネル、ある
いは、ｐチャネルの何れのトランジスタが形成されるか
によって決定される。ランディングパッド層９は、導電
性窒化物、あるいは、導電性ケイ化物のような導電性材
料で形成される。チタン、窒化物、ＴｉＮ、タングステ
ンケイ化物、ＷＳｉ2は、このような材料の一例であ
る。
【００１０】他の材料も使用することができるが、エッ
チング特性のような特有の特性を考慮する必要がある。
レジストは、市販のレジストで、リソグラフパターンに
用いられる放射に対するレジストの感受性を考慮しなけ
ればならない。従来のリソグラフパターン技術を用いる
ことができる。図示した構造体は、公知の従来のプロセ
スにより形成できる。
チング特性のような特有の特性を考慮する必要がある。
レジストは、市販のレジストで、リソグラフパターンに
用いられる放射に対するレジストの感受性を考慮しなけ
ればならない。従来のリソグラフパターン技術を用いる
ことができる。図示した構造体は、公知の従来のプロセ
スにより形成できる。
【００１１】次に、パターン化フォトレジスト層１３を
エッチマスクとして用いて、誘電体層１１の露出部分を
除去し、ランディングパッド層９の一部を露出させる。
次に、このレジストを従来技術により除去する。ゲート
電極５の上に延びるランディングパッド層９の部分の間
のサブリソグラフ空間が望ましい場合には、誘電体層を
堆積し、エッチバックして図２に示すように誘電体スペ
ーサ１５を残すようにしてもよい。通常用いられる誘電
体材料は、酸化物である。他の方法も、この誘電体スペ
ーサを形成するのに用いることができる。誘電体スペー
サ１５を有するパターン化された誘電体層１１をエッチ
マスクとして用いて、ランディングパッド層９の露出部
分をエッチングし除去する。誘電体層とランディングパ
ッド層９との間で好ましい選択性を有するようなドライ
エッチングを用いることもできる。このようにして形成
された構造体は、図３に示すとおりである。
エッチマスクとして用いて、誘電体層１１の露出部分を
除去し、ランディングパッド層９の一部を露出させる。
次に、このレジストを従来技術により除去する。ゲート
電極５の上に延びるランディングパッド層９の部分の間
のサブリソグラフ空間が望ましい場合には、誘電体層を
堆積し、エッチバックして図２に示すように誘電体スペ
ーサ１５を残すようにしてもよい。通常用いられる誘電
体材料は、酸化物である。他の方法も、この誘電体スペ
ーサを形成するのに用いることができる。誘電体スペー
サ１５を有するパターン化された誘電体層１１をエッチ
マスクとして用いて、ランディングパッド層９の露出部
分をエッチングし除去する。誘電体層とランディングパ
ッド層９との間で好ましい選択性を有するようなドライ
エッチングを用いることもできる。このようにして形成
された構造体は、図３に示すとおりである。
【００１２】この残りの誘電体層は、必要ならば除去し
てもよい。しかし、他の誘電体層１７が堆積され、パタ
ーン化される。それ故に、この製造プロセスのステップ
において、誘電体層１１を除去しなければならない理由
はない。
てもよい。しかし、他の誘電体層１７が堆積され、パタ
ーン化される。それ故に、この製造プロセスのステップ
において、誘電体層１１を除去しなければならない理由
はない。
【００１３】前述した誘電体層１７を堆積し、誘電体層
１７の上にレジスト層を形成する。その後、このレジス
ト層をパターン化して、開口を形成し、この開口を誘電
体層１７をパターン化するのに用いて、誘電体層１１の
特定部分を露出するウィンドゥを形成する。誘電体層１
１の露出部分は、ランディングパッド層９の一部の上に
あり、このランディングパッド層９は、誘電体層１７を
介してウィンドゥ１９をパターン化する間、誘電体層１
１がエッチングされているときには露出されている。こ
のようにして得られた構造体を図４に示す。素子の形成
は、従来のプロセスを用いてここで完了する。例えば、
金属をランディングパッド層９の一部を露出する誘電体
ウィンドゥ内に堆積する。
１７の上にレジスト層を形成する。その後、このレジス
ト層をパターン化して、開口を形成し、この開口を誘電
体層１７をパターン化するのに用いて、誘電体層１１の
特定部分を露出するウィンドゥを形成する。誘電体層１
１の露出部分は、ランディングパッド層９の一部の上に
あり、このランディングパッド層９は、誘電体層１７を
介してウィンドゥ１９をパターン化する間、誘電体層１
１がエッチングされているときには露出されている。こ
のようにして得られた構造体を図４に示す。素子の形成
は、従来のプロセスを用いてここで完了する。例えば、
金属をランディングパッド層９の一部を露出する誘電体
ウィンドゥ内に堆積する。
【００１４】
【発明の効果】上記のような素子の製造方法は、以下に
述べることからもわかるように、小さなトランジスタが
形成できる。ゲート電極上の側壁スペーサとフィールド
酸化物との間の距離をｈとする。この距離は、１ネステ
ィング許容量と所望の最小接点幅との和にまで減らすこ
とができる。このチャネル幅は、図の垂直方向であり、
電極とフィールド酸化物との間の距離に比較すると大き
い。最小の接点幅が０．１μｍとすると、１ネスティン
グ許容量は０．１５μｍで、距離ｈは０．２５μｍであ
る。これに対し、従来の設計では、距離０．５μｍの接
点ウィンドゥに対し、１．０μｍである、接点ウィンド
ゥとフィールド酸化物、接点ウィンドゥとゲートスペー
サとの間の各０．２５μｍのスペースで、低接合リー
ク、および、トランジスタ性能が向上する。
述べることからもわかるように、小さなトランジスタが
形成できる。ゲート電極上の側壁スペーサとフィールド
酸化物との間の距離をｈとする。この距離は、１ネステ
ィング許容量と所望の最小接点幅との和にまで減らすこ
とができる。このチャネル幅は、図の垂直方向であり、
電極とフィールド酸化物との間の距離に比較すると大き
い。最小の接点幅が０．１μｍとすると、１ネスティン
グ許容量は０．１５μｍで、距離ｈは０．２５μｍであ
る。これに対し、従来の設計では、距離０．５μｍの接
点ウィンドゥに対し、１．０μｍである、接点ウィンド
ゥとフィールド酸化物、接点ウィンドゥとゲートスペー
サとの間の各０．２５μｍのスペースで、低接合リー
ク、および、トランジスタ性能が向上する。
【図１】本発明による半導体の製造プロセスの第１段階
を表す電界効果型トランジスタの断面図。
を表す電界効果型トランジスタの断面図。
【図２】本発明による半導体の製造プロセスの第２段階
を表す電界効果型トランジスタの断面図。
を表す電界効果型トランジスタの断面図。
【図３】本発明による半導体の製造プロセスの第３段階
を表す電界効果型トランジスタの断面図。
を表す電界効果型トランジスタの断面図。
【図４】本発明による半導体の製造プロセスの第４段階
を表す電界効果型トランジスタの断面図。
を表す電界効果型トランジスタの断面図。
１ 基板 ３ ソース／ドレイン領域 ５ ゲート電極 ７ フィールド酸化物領域 ９ ランディングパッド層 １１ 誘電体層 １３ パターン化フォトレジスト層 １５ 誘電体スペーサ １７ 誘電体層 １９ ウィンドゥ ５１ ゲート酸化物 ５３ 導電層 ５５ 絶縁トップ層 ５７ 誘電体側壁
フロントページの続き (72)発明者 チュン−ティング リウ アメリカ合衆国、18106 ペンシルベニ ア、レハイ カウンティー、ウエスコス ビル、ボギー アベニュー 1475 (72)発明者 ルイチェン リウ アメリカ合衆国、07060 ニュージャー ジー、サマセット カウンティー、ワレ ン、ノースリッジ ウエイ ４ (56)参考文献 特開 昭62−143471（ＪＰ，Ａ) 特開 平２−2139（ＪＰ，Ａ) 特開 平４−188632（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01 29/78 H01 21/336 H01 21/768
Claims (12)
- 【請求項１】 （Ａ）ソース／ドレイン領域（３）とゲ
ート電極（５）とを、複数のフィールド酸化物領域
（７）との間に形成するステップと、 （Ｂ）前記ソース／ドレイン領域（３）とゲート電極
（５）とフィールド酸化物領域（７）の上に導電性窒化
物を含有するランディングパッド層（９）を堆積するス
テップと、 （Ｃ）前記ランディングパッド層（９）上に誘電体層
（１１）を堆積するステップと、 （Ｄ）前記誘電体層（１１）上にレジスト層（１３）を
堆積するステップと、 （Ｅ）前記ゲート電極（５）と前記フィールド酸化物領
域（７）との上の、前記誘電体層（１１）の特定部分を
露出するために、前記レジスト層（１３）をパターン化
し、除去するステップ（図１）と、 （Ｆ）前記導電性ランディングパッド層（９）の一部を
露出するために、前記誘電体層（１１）の一部を除去す
るステップ（図２）と、 （Ｇ）前記誘電体層（１１）を用いて、前記導電性ラン
ディングパッド層（９）をパターン化するステップとか
らなることを特徴とする電界効果型トランジスタの製造
方法。 - 【請求項２】 （Ｈ）前記導電性ランディングパッド層
（９）をパターン化する（Ｇステップ）前に、前記パタ
ーン化誘電体層（１１）に、誘電体スペーサ（１５）を
付着するステップ（図２）をさらに有することを特徴と
する請求項１の方法。 - 【請求項３】 前記（Ｈ）のステップは、前記誘電体層
（１１）を堆積し、前記スペーサ（１５）をエッチバッ
クするステップを含むことを特徴とする請求項２の方
法。 - 【請求項４】 （Ｉ）前記パターン化された導電性ラン
ディングパッド層（９）の上に、誘電体層（１７）を堆
積するステップと、 （Ｊ）前記パターン化された誘電体層（１１）の一部を
露出するウィンドゥを形成するために、前記誘電体層
（１７）をパターン化するステップと、 （Ｋ）前記誘電体層（１１）をエッチマスクとして用い
て、前記導電性ランディングパッド層（９）の一部を露
出するステップ（図４）とをさらに有することを特徴と
する請求項１の方法。 - 【請求項５】 （Ｌ）前記ウィンドゥ内に金属を堆積す
るステップをさらに有することを特徴とする請求項４の
方法。 - 【請求項６】 前記導電性窒化物は、チタン窒化物であ
ることを特徴とする請求項１の方法。 - 【請求項７】 （Ａ）ソース／ドレイン領域（３）とゲ
ート電極（５）とを、複数のフィールド酸化物領域
（７）の間に形成するステップと、 （Ｂ）前記ソース／ドレイン領域（３）とゲート電極
（５）とフィールド酸化物領域（７）の上にランディン
グパッド層（９）を堆積するステップと、 （Ｃ）前記ランディングパッド層（９）の上に誘電体層
（１１）を堆積するステップと、 （Ｄ）前記誘電体層（１１）の上にレジスト層（１３）
を堆積するステップと、 （Ｅ）前記ゲート電極（５）と前記フィールド酸化物領
域（７）との上の、前記誘電体層（１１）の特定部分を
露出するために、前記レジスト層（１３）をパターン化
し除去するステップ（図１）と、 （Ｆ）前記ランディングパッド層（９）の一部を露出す
るために、前記誘電体層（１１）の一部を除去するステ
ップ（図２）と、 （Ｇ）前記導電性ランディングパッド層（９）をパター
ン化する前に、前記パターン化誘電体層（１１）に、誘
電体スペーサ（１５）を付着するステップと、 （Ｈ）前記導電性ランディングパッド層（９）をパター
ン化するために、前記誘電体層（１１）を用いるステッ
プとからなることを特徴とする電界効果型トランジスタ
の製造方法。 - 【請求項８】 前記（Ｇ）のステップは、前記誘電体層
（１１）を堆積し、前記スペーサ（１５）をエッチバッ
クするステップを含むことを特徴とする請求項７の方
法。 - 【請求項９】 （Ｉ）前記パターン化された導電性ラン
ディングパッド層（９）の上に、誘電体層（１７）を堆
積するステップと、 （Ｊ）前記パターン化された誘電体層（１１）の一部を
露出するウィンドゥを形成するために、前記誘電体層
（１７）をパターン化するステップと、 （Ｋ）前記誘電体層（１１）をエッチマスクとして用い
て、前記導電性ランディングパッド層（９）の一部を露
出するステップとをさらに有することを特徴とする請求
項７の方法。 - 【請求項１０】 （Ｌ）前記ウィンドゥ内に金属を堆積
するステップをさらに有することを特徴とする請求項７
の方法。 - 【請求項１１】 前記導電性ランディングパッド（９）
は、導電性窒化物であることを特徴とする請求項７の方
法。 - 【請求項１２】 前記導電性窒化物は、チタン窒化物で
あることを特徴とする請求項１１の方法。
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- 1994-11-30 JP JP6319365A patent/JP2944902B2/ja not_active Expired - Lifetime
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