JPH06196506A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 97
- 230000005669 field effect Effects 0.000 title claims description 47
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 100
- 238000000034 method Methods 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 239000002184 metal Substances 0.000 claims abstract description 32
- 238000000206 photolithography Methods 0.000 claims abstract description 16
- 238000001020 plasma etching Methods 0.000 claims abstract description 15
- 238000010438 heat treatment Methods 0.000 claims abstract description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims abstract 2
- 238000005530 etching Methods 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 18
- 230000002265 prevention Effects 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 9
- 239000004642 Polyimide Substances 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 6
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims description 2
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 claims 3
- 238000001459 lithography Methods 0.000 description 10
- 206010034972 Photosensitivity reaction Diseases 0.000 description 7
- 238000010894 electron beam technology Methods 0.000 description 7
- 230000036211 photosensitivity Effects 0.000 description 7
- 230000035945 sensitivity Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000609 electron-beam lithography Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 229910004541 SiN Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
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Abstract
(57)【要約】
【目的】 集積化および生産率を向上させることができ
るＦＥＴの製造方法を提供する。 【構成】 ａ）半導体基板の表面中の両方のエッジ上に
各々ソースおよびドレインを形成する工程と、ｂ）半導
体基板とソースとドレインの全ての表面上にわたつて第
１絶縁膜を形成する工程と、ｃ）第１絶縁膜上にホトレ
ジストを塗布する工程と、ｄ）ホトレジストにホトリソ
グラフィ工程を行ってソースとドレイン間にゲート長に
該当する第１空間を有するホトレジストパターンを形成
する工程と、ｅ）露出された第１絶縁膜およびホトレジ
ストパターンの全ての表面上に第２絶縁膜を形成する工
程と、ｆ）第２絶縁膜をエッチングして前記第１空間を
形成するホトレジストの側壁に側壁絶縁膜を形成する工
程と、ｇ）側壁絶縁膜およびホトレジストパターンをマ
スクとして第１絶縁膜をエッチングして第１空間の下方
に、第１空間より小さい幅を有する第２空間を形成する
工程と、ｈ）側壁絶縁膜を除去してＴ状の空間を形成す
る工程と、ｉ）導電体を蒸着してＴ状空間内にＴ状のゲ
ートを形成する工程とを備える。
るＦＥＴの製造方法を提供する。 【構成】 ａ）半導体基板の表面中の両方のエッジ上に
各々ソースおよびドレインを形成する工程と、ｂ）半導
体基板とソースとドレインの全ての表面上にわたつて第
１絶縁膜を形成する工程と、ｃ）第１絶縁膜上にホトレ
ジストを塗布する工程と、ｄ）ホトレジストにホトリソ
グラフィ工程を行ってソースとドレイン間にゲート長に
該当する第１空間を有するホトレジストパターンを形成
する工程と、ｅ）露出された第１絶縁膜およびホトレジ
ストパターンの全ての表面上に第２絶縁膜を形成する工
程と、ｆ）第２絶縁膜をエッチングして前記第１空間を
形成するホトレジストの側壁に側壁絶縁膜を形成する工
程と、ｇ）側壁絶縁膜およびホトレジストパターンをマ
スクとして第１絶縁膜をエッチングして第１空間の下方
に、第１空間より小さい幅を有する第２空間を形成する
工程と、ｈ）側壁絶縁膜を除去してＴ状の空間を形成す
る工程と、ｉ）導電体を蒸着してＴ状空間内にＴ状のゲ
ートを形成する工程とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
の製造方法に関し、特に高周波用電界効果トランジスタ
の製造方法に関する。
の製造方法に関し、特に高周波用電界効果トランジスタ
の製造方法に関する。
【０００２】
【従来の技術】一般に、高周波用（ＧＨＺ帯域）電界効
果トランジスタ（ＦＥＴ）は、雑音を減少するためにサ
ブミクロン（submicron ）の長さを有するＴ状ゲートを
備えることが望ましい。
果トランジスタ（ＦＥＴ）は、雑音を減少するためにサ
ブミクロン（submicron ）の長さを有するＴ状ゲートを
備えることが望ましい。
【０００３】図１は従来のＴ状ゲート（マッシュルーム
状ゲート）を有するメタルセミコンダクタ電界効果トラ
ンジスタ（ＭＳ ＦＥＴ；Metal Semiconductor Field
Effect Transistor ）の構造を示す断面図である。
状ゲート）を有するメタルセミコンダクタ電界効果トラ
ンジスタ（ＭＳ ＦＥＴ；Metal Semiconductor Field
Effect Transistor ）の構造を示す断面図である。
【０００４】低雑音用 ＧａＡｓ ＦＥＴまたは高電子
移動度トランジスタ（High Electron Mobility Transis
ter ）などの低雑音用高速ＦＥＴは、ゲートの長さを減
少させ、かつゲートの抵抗値を低減させるために、図１
に示すような構造を有する。
移動度トランジスタ（High Electron Mobility Transis
ter ）などの低雑音用高速ＦＥＴは、ゲートの長さを減
少させ、かつゲートの抵抗値を低減させるために、図１
に示すような構造を有する。
【０００５】図１において、符号１はＧａＡｓ基板、２
はｎ型ＧａＡｓ層、３はＴ状ゲート、４はソース、５は
ドレイン、Ｌはゲート長を各々示す。
はｎ型ＧａＡｓ層、３はＴ状ゲート、４はソース、５は
ドレイン、Ｌはゲート長を各々示す。
【０００６】前記Ｔ状ゲートを形成するためのパターニ
ング（patterning）方法としては、通常、光を利用した
ホトビームリソグラフィ法、または、電子ビームを利用
したリソグラフィ法を用いる。
ング（patterning）方法としては、通常、光を利用した
ホトビームリソグラフィ法、または、電子ビームを利用
したリソグラフィ法を用いる。
【０００７】これらの方法は、半導体装置の製造工程の
パターニングに、最も広く用いられる。
パターニングに、最も広く用いられる。
【０００８】ホトビームリソグラフィ法は、透明な部分
と不透明な部分とからなるパターンを有するマスクを介
してホトレジスト（ＰＲ：photoresist ）に紫外線を照
射することにより、ＰＲを感光させ、感光されたＰＲを
現像（development ）して、所望するホトレジストパタ
ーンを得る技術である。
と不透明な部分とからなるパターンを有するマスクを介
してホトレジスト（ＰＲ：photoresist ）に紫外線を照
射することにより、ＰＲを感光させ、感光されたＰＲを
現像（development ）して、所望するホトレジストパタ
ーンを得る技術である。
【０００９】この技術は、０．５μｍ程までのパターン
を得ることができ、一回の紫外線の露光によりパターニ
ングを行うので、単位時間あたりに多数のウェーハを処
理することができる。したがって大量生産に適してい
る。
を得ることができ、一回の紫外線の露光によりパターニ
ングを行うので、単位時間あたりに多数のウェーハを処
理することができる。したがって大量生産に適してい
る。
【００１０】ところで、電子ビームを利用したリソグラ
フィ法は、電子が紫外線のような光に比べてビームスポ
ットサイズ（beam spot size）が小さいという特性を有
していることにより、約０．１μｍ程のサブミクロンの
パターンを得ることができる。
フィ法は、電子が紫外線のような光に比べてビームスポ
ットサイズ（beam spot size）が小さいという特性を有
していることにより、約０．１μｍ程のサブミクロンの
パターンを得ることができる。
【００１１】したがって、この技術は、主としてＧａＡ
ｓ ＦＥＴのような超高速素子の研究に使用される。
ｓ ＦＥＴのような超高速素子の研究に使用される。
【００１２】しかしながら、電子ビームリソグラフィ法
は、スポットサイズが小さい電子ビームを用いて全ての
パターンを１枚ずつ形成しなければならないので、ホト
ビームリソグラフィ法に比べてスループットが低いとい
う欠点がある。
は、スポットサイズが小さい電子ビームを用いて全ての
パターンを１枚ずつ形成しなければならないので、ホト
ビームリソグラフィ法に比べてスループットが低いとい
う欠点がある。
【００１３】上述したように、０．５μｍ以下のサブミ
クロンの長さを有するＴ状ゲートを形成するには、電子
ビームリソグラフィ法を用いていた。
クロンの長さを有するＴ状ゲートを形成するには、電子
ビームリソグラフィ法を用いていた。
【００１４】Ｅビームリソグラフィ法を用いたＴ状ゲー
トの形成過程を図２および図３を参照しながら説明す
る。
トの形成過程を図２および図３を参照しながら説明す
る。
【００１５】まず、図２に示すように、基板１０上に低
い電子感度を有する電子ビームレジスト（以下、Ｅビー
ムレジストと言う）１１と、高い電子感度を有するＥビ
ームレジスト１２と、低い電子感度を有するＥビームレ
ジスト１３とを順次塗布した後、電子ビームを用いてＥ
ビームレジスト１１、１２、１３を感光させる。
い電子感度を有する電子ビームレジスト（以下、Ｅビー
ムレジストと言う）１１と、高い電子感度を有するＥビ
ームレジスト１２と、低い電子感度を有するＥビームレ
ジスト１３とを順次塗布した後、電子ビームを用いてＥ
ビームレジスト１１、１２、１３を感光させる。
【００１６】この時、基板１０に当接された低い電子感
度を有するＥビームレジスト１１は、高い電子感度を有
するＥビームレジスト１２よりも、感光の度合が小さく
なる。
度を有するＥビームレジスト１１は、高い電子感度を有
するＥビームレジスト１２よりも、感光の度合が小さく
なる。
【００１７】しかも、図２に示すように、高い電子感度
を有するＥビームレジスト１２は基板１０による電子ビ
ームの後方散乱（back-scattering ）現象の影響を受け
て、この電子ビームによって照射された領域よりも広い
領域にわたって感光する。
を有するＥビームレジスト１２は基板１０による電子ビ
ームの後方散乱（back-scattering ）現象の影響を受け
て、この電子ビームによって照射された領域よりも広い
領域にわたって感光する。
【００１８】その後、前記Ｅビームレジスト１１、１
２、１３を現像させると、図３に示すようなＥビームレ
ジストパターン１１ａ、１２ａ、１３ａを得ることがで
きる。
２、１３を現像させると、図３に示すようなＥビームレ
ジストパターン１１ａ、１２ａ、１３ａを得ることがで
きる。
【００１９】ここで、最上層の低い電子感度を有するＥ
ビームレジスト１３を形成したので、不要な金属のリフ
トオフ（lift-off）工程を有利に行うことができる。
ビームレジスト１３を形成したので、不要な金属のリフ
トオフ（lift-off）工程を有利に行うことができる。
【００２０】ついで、図３に示すように、金属蒸着すれ
ば、Ｔ状のゲート１４が得られる。そして、リフトオフ
工程により、不要な金属１４ａおよびＥビームレジスト
パターン１３ａを除去する。
ば、Ｔ状のゲート１４が得られる。そして、リフトオフ
工程により、不要な金属１４ａおよびＥビームレジスト
パターン１３ａを除去する。
【００２１】また、上述したように、０．５μｍ以下の
サブマイクロンパターンを得ることができないが、Ｔ状
ゲートを有するＦＥＴの大量生産のために、ホトリソグ
ラフィ法が用いられる。ホトリソグラフィ法を使用して
形成したＴ状ゲートを有するＦＥＴの形成過程を図４〜
図７を参照して説明する。
サブマイクロンパターンを得ることができないが、Ｔ状
ゲートを有するＦＥＴの大量生産のために、ホトリソグ
ラフィ法が用いられる。ホトリソグラフィ法を使用して
形成したＴ状ゲートを有するＦＥＴの形成過程を図４〜
図７を参照して説明する。
【００２２】まず、図４に示すように、基板２０の両方
のエッジ部分にソース２１およびドレイン２２を各々形
成する。
のエッジ部分にソース２１およびドレイン２２を各々形
成する。
【００２３】図５に示すように、基板２０、ソース２１
およびドレイン２２上に絶縁膜を形成した後、この絶縁
膜上にホトレジストを形成する。
およびドレイン２２上に絶縁膜を形成した後、この絶縁
膜上にホトレジストを形成する。
【００２４】このホトレジストにマスクを形成した後、
露光工程および現像工程を行うことにより、ゲート長に
該当するホトレジストパターン２４を得る。
露光工程および現像工程を行うことにより、ゲート長に
該当するホトレジストパターン２４を得る。
【００２５】ホトレジストパターン２４をエッチマスク
として、絶縁膜および基板２０に湿式エッチングを行
う。
として、絶縁膜および基板２０に湿式エッチングを行
う。
【００２６】これにより、ゲート長（Ｌ）に該当する絶
縁膜および基板２０の一部分が除去されて絶縁膜パター
ン２３が形成され、基板２０の表面でゲート長（Ｌ）よ
り広い幅を有する溝２０ａが形成される。すなちわ、湿
式エッチによって基板２０が絶縁膜パターン２３より広
い幅を有してエッチングされる。
縁膜および基板２０の一部分が除去されて絶縁膜パター
ン２３が形成され、基板２０の表面でゲート長（Ｌ）よ
り広い幅を有する溝２０ａが形成される。すなちわ、湿
式エッチによって基板２０が絶縁膜パターン２３より広
い幅を有してエッチングされる。
【００２７】ついで、図６に示すように、ホトレジスト
パターン２４を除去した後、絶縁膜パターン２３上に高
い感光度を有するホトレジストおよび低い感光度を有す
るホトレジストを順次形成した後、低い感光度を有する
ホトレジスト上をマスクで覆う。
パターン２４を除去した後、絶縁膜パターン２３上に高
い感光度を有するホトレジストおよび低い感光度を有す
るホトレジストを順次形成した後、低い感光度を有する
ホトレジスト上をマスクで覆う。
【００２８】その後、ホトレジストに露光工程および現
像工程を行うと、図６に示すように、低い感光度を有す
るホトレジストは除去が行われる幅がゲート長（Ｌ）よ
り広くなり、高い感光度を有するホトレジストは低感光
度を有するホトレジストよりも除去される幅がさらに広
くなる。
像工程を行うと、図６に示すように、低い感光度を有す
るホトレジストは除去が行われる幅がゲート長（Ｌ）よ
り広くなり、高い感光度を有するホトレジストは低感光
度を有するホトレジストよりも除去される幅がさらに広
くなる。
【００２９】したがって、ホトレジストパターン２５、
２６が形成される。
２６が形成される。
【００３０】ついで、ゲート形成のために金属を蒸着す
ると、絶縁膜パターン２３上にわたってＴ状のゲートが
形成されると同時に、ホトレジストパターン２６上にも
不要な金属２７ａが形成される。
ると、絶縁膜パターン２３上にわたってＴ状のゲートが
形成されると同時に、ホトレジストパターン２６上にも
不要な金属２７ａが形成される。
【００３１】図７に示すように、リフトオフ（lift-of
f）工程を用いてホトレジストパターン２５、２６およ
び不要な金属２７ａを除去する。
f）工程を用いてホトレジストパターン２５、２６およ
び不要な金属２７ａを除去する。
【００３２】図４〜図７により製造された素子は、Ｔ状
のゲートを有するＭＳＪＦＥＴ（Metal Semi-conductor
Junction Field Effect Transistor ）である。
のゲートを有するＭＳＪＦＥＴ（Metal Semi-conductor
Junction Field Effect Transistor ）である。
【００３３】
【発明が解決しようとする課題】しかしながら、上述し
た従来方法には、次のような問題がある。 １． 従来のＥビームリソグラフィ法は、小さいビーム
スポットサイズを有する電子ビームを用いて全てのパタ
ーンを１枚づつ形成しなければならないので、時間あた
り４〜５枚程度のウェーハしか処理できなかった。した
がって処理率（スループット）が低いので、大量生産に
不適当である。 ２． 従来のホトリソグラフィ法は、０．５μｍ以下の
サブマイクロンパターンを形成することができなかっ
た。したがってＦＥＴの高集積化を実現することが難し
かった。
た従来方法には、次のような問題がある。 １． 従来のＥビームリソグラフィ法は、小さいビーム
スポットサイズを有する電子ビームを用いて全てのパタ
ーンを１枚づつ形成しなければならないので、時間あた
り４〜５枚程度のウェーハしか処理できなかった。した
がって処理率（スループット）が低いので、大量生産に
不適当である。 ２． 従来のホトリソグラフィ法は、０．５μｍ以下の
サブマイクロンパターンを形成することができなかっ
た。したがってＦＥＴの高集積化を実現することが難し
かった。
【００３４】また、このホトリソグラフィ法はＴ状ゲー
トを形成するために、図３（ａ）乃至（ｄ）に示すよう
に、２枚のマスクを必要とし、２回の正確な（critica
l）マスクの配列（alignment ）工程が必要である。
トを形成するために、図３（ａ）乃至（ｄ）に示すよう
に、２枚のマスクを必要とし、２回の正確な（critica
l）マスクの配列（alignment ）工程が必要である。
【００３５】したがって生産率（yield ）が低く、かつ
ＦＥＴコストが増加する。
ＦＥＴコストが増加する。
【００３６】本発明は前記従来の問題点を解消するため
のもので、スループットが高いホトリソグラフィ工程を
単に１回のみ行って超微細な長さを有するＴ状ゲートを
形成することにより、集積化および生産率（yield ）を
向上させることができるＦＥＴの製造方法を提供するこ
とにその目的がある。
のもので、スループットが高いホトリソグラフィ工程を
単に１回のみ行って超微細な長さを有するＴ状ゲートを
形成することにより、集積化および生産率（yield ）を
向上させることができるＦＥＴの製造方法を提供するこ
とにその目的がある。
【００３７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、半導体基板の表面中、両方のエ
ッジ上に各々ソースおよびドレインを形成する工程と、
半導体基板と、ソースおよびドレインの全ての表面上に
わたって第１絶縁膜を形成する工程と、第１絶縁膜上に
ホトレジストを塗布する工程と、ホトレジストにホトリ
ソグラフィ工程を行ってソースとドレインとの間にゲー
ト長に該当する第１空間を有するホトレジストパターン
を形成する工程と、露出された第１絶縁膜およびホトレ
ジストパターンの全ての表面上に第２絶縁膜を形成する
工程と、第２絶縁膜をエッチングして前記第１空間を形
成するホトレジストの側壁に側壁絶縁膜を形成する工程
と、側壁絶縁膜およびホトレジストパターンをマスクと
して第１絶縁膜をエッチングして第１空間の下方に、第
１空間より小さい幅を有する第２空間を形成する工程
と、側壁絶縁膜を除去してＴ状の空間を形成する工程
と、導電体を蒸着してＴ状空間内にＴ状のゲートを形成
する工程とを備えた電界効果トランジスタ製造方法を提
供する。
めに、本発明によれば、半導体基板の表面中、両方のエ
ッジ上に各々ソースおよびドレインを形成する工程と、
半導体基板と、ソースおよびドレインの全ての表面上に
わたって第１絶縁膜を形成する工程と、第１絶縁膜上に
ホトレジストを塗布する工程と、ホトレジストにホトリ
ソグラフィ工程を行ってソースとドレインとの間にゲー
ト長に該当する第１空間を有するホトレジストパターン
を形成する工程と、露出された第１絶縁膜およびホトレ
ジストパターンの全ての表面上に第２絶縁膜を形成する
工程と、第２絶縁膜をエッチングして前記第１空間を形
成するホトレジストの側壁に側壁絶縁膜を形成する工程
と、側壁絶縁膜およびホトレジストパターンをマスクと
して第１絶縁膜をエッチングして第１空間の下方に、第
１空間より小さい幅を有する第２空間を形成する工程
と、側壁絶縁膜を除去してＴ状の空間を形成する工程
と、導電体を蒸着してＴ状空間内にＴ状のゲートを形成
する工程とを備えた電界効果トランジスタ製造方法を提
供する。
【００３８】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。 （第１実施例）第１実施例によるＦＥＴの製造工程を、
図８〜図１８を参照して詳細に説明する。
明する。 （第１実施例）第１実施例によるＦＥＴの製造工程を、
図８〜図１８を参照して詳細に説明する。
【００３９】まず、図８に示すように、半導体基板３０
の表面中、両方のエッジ上に各々ソース３１およびドレ
イン３２を形成した後、図９に示すように、半導体基板
３０と、ソース３１およびドレイン３２の露出された全
ての表面上にわたって第１絶縁膜３３を形成する。
の表面中、両方のエッジ上に各々ソース３１およびドレ
イン３２を形成した後、図９に示すように、半導体基板
３０と、ソース３１およびドレイン３２の露出された全
ての表面上にわたって第１絶縁膜３３を形成する。
【００４０】この第１絶縁膜３３を形成する材料として
は、ポリイミド（polyimide ）またはＰＭＧＩ，ＰＭＭ
Ａのようなホトレジストなどが用いられる。
は、ポリイミド（polyimide ）またはＰＭＧＩ，ＰＭＭ
Ａのようなホトレジストなどが用いられる。
【００４１】但し、この第１絶縁膜３３としては、後の
工程で蒸着される第２絶縁膜のエッチング選択度が高い
ものを使用しなければならない。また、その上に形成さ
れたホトレジストの現像を行う際に損傷を生じない絶縁
物質を使用しなければならない。
工程で蒸着される第２絶縁膜のエッチング選択度が高い
ものを使用しなければならない。また、その上に形成さ
れたホトレジストの現像を行う際に損傷を生じない絶縁
物質を使用しなければならない。
【００４２】その後、第１絶縁膜３３が強固となるよう
に熱処理を行った後、第１絶縁膜３３上にホトレジスト
３４が塗布される。
に熱処理を行った後、第１絶縁膜３３上にホトレジスト
３４が塗布される。
【００４３】図１０に示すように、ホトレジスト３４に
通常のホトリソグラフィ工程を施してゲート長（Ｌ）に
該当する０．５〜１．０μｍの中空部を有するホトレジ
ストパターン３４ａを形成する。
通常のホトリソグラフィ工程を施してゲート長（Ｌ）に
該当する０．５〜１．０μｍの中空部を有するホトレジ
ストパターン３４ａを形成する。
【００４４】図１１に示すように、露出された第１絶縁
膜３３およびホトレジストパターン３４ａの全ての表面
上に第２絶縁膜３５を形成する。
膜３３およびホトレジストパターン３４ａの全ての表面
上に第２絶縁膜３５を形成する。
【００４５】この時、良好なステップカバリッジ（step
coverage ）を得るために、第２絶縁膜３５は、低温下
で、ＰＥＣＶＤ法（Plasma Enhanced Vapour Depositio
n method）またはスパッタリング（sputtering）法によ
り形成される。
coverage ）を得るために、第２絶縁膜３５は、低温下
で、ＰＥＣＶＤ法（Plasma Enhanced Vapour Depositio
n method）またはスパッタリング（sputtering）法によ
り形成される。
【００４６】第２絶縁膜３５の物質としては、ＳｉＯ2
が用いられる。
が用いられる。
【００４７】図１２に示すように、エッチングガスとし
てＣＦ4 を用いて第２絶縁膜３５に反応性イオンエッチ
ング（reactive ion etch : ＲＩＥ）を行うことによ
り、ホトレジストパターン３４ａの側壁に０．１〜０．
３μｍの厚さを有する側壁絶縁膜３５ａを形成する。
てＣＦ4 を用いて第２絶縁膜３５に反応性イオンエッチ
ング（reactive ion etch : ＲＩＥ）を行うことによ
り、ホトレジストパターン３４ａの側壁に０．１〜０．
３μｍの厚さを有する側壁絶縁膜３５ａを形成する。
【００４８】図１３に示すように、側壁絶縁膜３５ａお
よびホトレジストパターン３４ａをエッチマスクとし
て、第１絶縁膜３３の露出部分を除去する。
よびホトレジストパターン３４ａをエッチマスクとし
て、第１絶縁膜３３の露出部分を除去する。
【００４９】これにより、第１絶縁膜パターン３３ａが
形成される。
形成される。
【００５０】この時、第１絶縁膜３３の物質としてポリ
イミドが用いられる場合にはＯ2 ガスを使用したＲＩＥ
のような乾式エッチング法が使用され、ホトレジストが
使用された場合には現像工程が利用される。
イミドが用いられる場合にはＯ2 ガスを使用したＲＩＥ
のような乾式エッチング法が使用され、ホトレジストが
使用された場合には現像工程が利用される。
【００５１】図１４に示すように、ＨＦ溶液を用いて側
壁絶縁膜３５ａを除去することにより、Ｔ状ゲートが形
成されるＴ状中空部がホトレジストパターン３４ａおよ
び第１絶縁膜パターン３３ａにより形成される。
壁絶縁膜３５ａを除去することにより、Ｔ状ゲートが形
成されるＴ状中空部がホトレジストパターン３４ａおよ
び第１絶縁膜パターン３３ａにより形成される。
【００５２】すなわち、図１３の工程により、０．５〜
１．０μｍのゲート長（Ｌ）が０．２〜０．６μｍ程減
少する。
１．０μｍのゲート長（Ｌ）が０．２〜０．６μｍ程減
少する。
【００５３】したがって、従来のホトリソグラフィ法に
より得ることができない０．３〜０．４μｍのゲート長
（Ｌ）が得られる。
より得ることができない０．３〜０．４μｍのゲート長
（Ｌ）が得られる。
【００５４】ついで、図１５に示すように、Ｔ状ゲート
を形成するために金属を蒸着すると、上記Ｔ状中空部内
に半導体基板３０の表面に接触するＴ状ゲート３８が形
成される。この時ホトレジストパターン３４ａ上にも、
不要な金属３６ａが形成される。
を形成するために金属を蒸着すると、上記Ｔ状中空部内
に半導体基板３０の表面に接触するＴ状ゲート３８が形
成される。この時ホトレジストパターン３４ａ上にも、
不要な金属３６ａが形成される。
【００５５】図１６に示すように、ホトレジストパター
ン３４ａおよび不要な金属３６ａをリフトオフ工程によ
り除去し、さらに図１７に示すように、第１絶縁膜パタ
ーン３３ａが除去される。
ン３４ａおよび不要な金属３６ａをリフトオフ工程によ
り除去し、さらに図１７に示すように、第１絶縁膜パタ
ーン３３ａが除去される。
【００５６】最後に、図１８に示すように、Ｔ状ゲート
３６、ソース３１およびドレイン３２上に平坦な表面を
有する第３絶縁膜３７が形成される。ここで、ゲートの
物質として一つの導電型を有するポリシリコンが用いら
れることもある。
３６、ソース３１およびドレイン３２上に平坦な表面を
有する第３絶縁膜３７が形成される。ここで、ゲートの
物質として一つの導電型を有するポリシリコンが用いら
れることもある。
【００５７】上述したように、第１実施例によれば、側
壁絶縁膜３５ａを採用することにより、従来のようなＥ
ビームリソグラフィ法を使用せずに０．３〜０．４μｍ
の超微細なパターンを得ることができる。
壁絶縁膜３５ａを採用することにより、従来のようなＥ
ビームリソグラフィ法を使用せずに０．３〜０．４μｍ
の超微細なパターンを得ることができる。
【００５８】したがって、ＦＥＴの高集積化が実現でき
る。またＴ状ゲートを形成するために、ただ一回のホト
リソグラフィ工程を行うだけで、従来のホトリソグラフ
ィ工程に比べて製造工程が単純化し、しかも生産率が向
上する。
る。またＴ状ゲートを形成するために、ただ一回のホト
リソグラフィ工程を行うだけで、従来のホトリソグラフ
ィ工程に比べて製造工程が単純化し、しかも生産率が向
上する。
【００５９】また、ホトリソグラフィ工程を１回しか行
わないので、パターニングマスクも１枚しか使用せず、
したがってＦＥＴの製造コストを低減させることができ
る。 （第２実施例）第２実施例によるＦＥＴの製造工程にお
いては、まず、第１実施例における図８から図１３まで
の工程と同じ工程を行なう。
わないので、パターニングマスクも１枚しか使用せず、
したがってＦＥＴの製造コストを低減させることができ
る。 （第２実施例）第２実施例によるＦＥＴの製造工程にお
いては、まず、第１実施例における図８から図１３まで
の工程と同じ工程を行なう。
【００６０】図１９に示すように、側壁絶縁膜３５ａお
よびホトレジストパターン３４ａをエッチマスクとして
図１３と同様の方法により第１絶縁膜３３の露出された
部分を除去し、それらの間に０．３〜０．４μｍの中空
を有する第１絶縁膜パターン３３ａを形成した後、側壁
絶縁膜３５ａおよび第１絶縁膜パターン３３ａをエッチ
マスクとして、露出された半導体基板３０の表面を湿式
エッチングして半導体基板３０の表面内に第１絶縁膜パ
ターン３３ａ間の間隔より広い幅を有する溝３０ａを形
成する。
よびホトレジストパターン３４ａをエッチマスクとして
図１３と同様の方法により第１絶縁膜３３の露出された
部分を除去し、それらの間に０．３〜０．４μｍの中空
を有する第１絶縁膜パターン３３ａを形成した後、側壁
絶縁膜３５ａおよび第１絶縁膜パターン３３ａをエッチ
マスクとして、露出された半導体基板３０の表面を湿式
エッチングして半導体基板３０の表面内に第１絶縁膜パ
ターン３３ａ間の間隔より広い幅を有する溝３０ａを形
成する。
【００６１】図２０に示すように、ＨＦ溶液を用いて側
壁絶縁膜３５ａを除去することにより、図１４と同様
に、ホトレジストパターン３４ａと第１絶縁膜パターン
３３ａ間にＴ状ゲートを形成するためのＴ状中空部が形
成される。
壁絶縁膜３５ａを除去することにより、図１４と同様
に、ホトレジストパターン３４ａと第１絶縁膜パターン
３３ａ間にＴ状ゲートを形成するためのＴ状中空部が形
成される。
【００６２】図２１に示すように金属を蒸着することに
より、前記溝３０ａの底面と当接するＴ状ゲート３６が
形成され、ホトレジストパターン３４ａ上にも不要な金
属３６ａが形成される。
より、前記溝３０ａの底面と当接するＴ状ゲート３６が
形成され、ホトレジストパターン３４ａ上にも不要な金
属３６ａが形成される。
【００６３】図２２に示すように、リフトオフ工程によ
りホトレジストパターン３４ａおよび不要な金属３６ａ
を除去した後、図２３に示すように、第１絶縁膜パター
ン３３ａが図１４で説明したような方法により除去され
る。
りホトレジストパターン３４ａおよび不要な金属３６ａ
を除去した後、図２３に示すように、第１絶縁膜パター
ン３３ａが図１４で説明したような方法により除去され
る。
【００６４】図２４に示すように、Ｔ状ゲート３６、ソ
ース３１およびドレイン３２上に平坦な表面を有する第
３絶縁膜３７が形成される。
ース３１およびドレイン３２上に平坦な表面を有する第
３絶縁膜３７が形成される。
【００６５】第２実施例によれば、半導体基板３０内に
溝３０ａが形成されるので、チャネル長が長くなる。
溝３０ａが形成されるので、チャネル長が長くなる。
【００６６】したがって、相対的にソース３１とドレイ
ン３２との間隔をせまくすることができるので、ＦＥＴ
の高集積化が実現できる。
ン３２との間隔をせまくすることができるので、ＦＥＴ
の高集積化が実現できる。
【００６７】また、溝３０ａの形成によってＴ状ゲート
３６が溝３０ａの深さに相当する量だけ半導体基板３０
内に位置するので、ＦＥＴの高さを小さく形成すること
ができる。
３６が溝３０ａの深さに相当する量だけ半導体基板３０
内に位置するので、ＦＥＴの高さを小さく形成すること
ができる。
【００６８】その結果、ＦＥＴの高集積化が実現でき
る。もちろん、第１実施例の効果は第２実施例でも得る
ことができることはいうまでもない。また第２実施例に
用いられる材料は、第１実施例と同一である。 （第３実施例）本発明の第３実施例によるＦＥＴの製造
工程を、図２５〜図３６を参照して詳細に説明する。
る。もちろん、第１実施例の効果は第２実施例でも得る
ことができることはいうまでもない。また第２実施例に
用いられる材料は、第１実施例と同一である。 （第３実施例）本発明の第３実施例によるＦＥＴの製造
工程を、図２５〜図３６を参照して詳細に説明する。
【００６９】まず、図２５に示すように、半導体基板４
０上に第１絶縁膜４１と混合防止層４２と第１ホトレジ
スト４３とを順次形成した後、図２６に示すように、第
１ホトレジスト４３に対して通常のホトリソグラフィ工
程を行って、０．５〜１．０μｍのゲート長（Ｌ）に該
当する空間を有する第１ホトレジストパターン４３ａを
形成する。
０上に第１絶縁膜４１と混合防止層４２と第１ホトレジ
スト４３とを順次形成した後、図２６に示すように、第
１ホトレジスト４３に対して通常のホトリソグラフィ工
程を行って、０．５〜１．０μｍのゲート長（Ｌ）に該
当する空間を有する第１ホトレジストパターン４３ａを
形成する。
【００７０】図２７に示すように、第１ホトレジストパ
ターン４３ａをエッチングマスクとして、乾式エッチン
グの一種であるＲＩＥ法により混合防止層４２をエッチ
ングして、露出された混合防止層４２を０．１〜０．５
μｍに相当する幅で除去する。
ターン４３ａをエッチングマスクとして、乾式エッチン
グの一種であるＲＩＥ法により混合防止層４２をエッチ
ングして、露出された混合防止層４２を０．１〜０．５
μｍに相当する幅で除去する。
【００７１】これにより、Ｔ状の上端部に該当する中空
部を有する混合防止層パターン４２ａが形成される。
部を有する混合防止層パターン４２ａが形成される。
【００７２】ここで、混合防止層４２の物質としてはＮ
ｉ、Ｇｅ、Ｓｉ、ＳｉＮ、ＳｉＯ2のいずれかが用いら
れる。
ｉ、Ｇｅ、Ｓｉ、ＳｉＮ、ＳｉＯ2のいずれかが用いら
れる。
【００７３】図２８に示すように、第１ホトレジストパ
ターン４３ａおよび混合防止層パターン４２ａの露出さ
れた全ての表面上に第２絶縁膜４４を形成した後、図２
９に示すように、乾式エッチング法の一種であるＲＩＥ
法によりエッチングして第１ホトレジストパターン４３
ａの側壁に０．１〜０．３μｍの幅を有する側壁絶縁膜
４４ａを形成する。
ターン４３ａおよび混合防止層パターン４２ａの露出さ
れた全ての表面上に第２絶縁膜４４を形成した後、図２
９に示すように、乾式エッチング法の一種であるＲＩＥ
法によりエッチングして第１ホトレジストパターン４３
ａの側壁に０．１〜０．３μｍの幅を有する側壁絶縁膜
４４ａを形成する。
【００７４】ついで図３０に示すように、第１ホトレジ
ストパターン４３ａおよび側壁絶縁膜４４ａをエッチマ
スクとして第１絶縁膜４１をエッチングすれば、Ｔ状上
端部に該当する中空部を有する第１絶縁膜パターン４１
ａを形成する。
ストパターン４３ａおよび側壁絶縁膜４４ａをエッチマ
スクとして第１絶縁膜４１をエッチングすれば、Ｔ状上
端部に該当する中空部を有する第１絶縁膜パターン４１
ａを形成する。
【００７５】図３１に示すように、前記側壁絶縁膜４４
ａを除去することにより、第１絶縁膜パターン４１ａ、
混合防止層パターン４２ａおよび第１ホトレジストパタ
ーン４３ａ間にＴ状ゲートを形成するためのＴ状空間
（中空部）が形成される。
ａを除去することにより、第１絶縁膜パターン４１ａ、
混合防止層パターン４２ａおよび第１ホトレジストパタ
ーン４３ａ間にＴ状ゲートを形成するためのＴ状空間
（中空部）が形成される。
【００７６】図３２に示すように、ＣＶＤ（Chemical V
apour Deposition）法を利用して金属を蒸着することに
より、Ｔ状の空間４５内に半導体基板４０の表面に接触
するＴ状のゲート４６が形成される。
apour Deposition）法を利用して金属を蒸着することに
より、Ｔ状の空間４５内に半導体基板４０の表面に接触
するＴ状のゲート４６が形成される。
【００７７】この時、第１ホトレジストパターン４３ａ
の表面上にも、不要な金属４５が形成される。
の表面上にも、不要な金属４５が形成される。
【００７８】図３３に示すように、第１ホトレジストパ
ターン４３ａおよび金属層をリフトオフ工程により除去
した後、図３４に示すように、混合防止層パターン４２
ａを除去する。
ターン４３ａおよび金属層をリフトオフ工程により除去
した後、図３４に示すように、混合防止層パターン４２
ａを除去する。
【００７９】図３５に示すように、第１絶縁膜パターン
４１ａを除去した後、半導体基板４０の表面中の、選択
されたソース領域およびドレイン領域を除外した領域上
に、第２ホトレジストパターン４７ａを形成する。
４１ａを除去した後、半導体基板４０の表面中の、選択
されたソース領域およびドレイン領域を除外した領域上
に、第２ホトレジストパターン４７ａを形成する。
【００８０】金属をＣＶＤ法により蒸着すると、Ｔ状の
ゲート４６および選択されたソース領域およびドレイン
領域に該当する半導体基板４０の表面および第２ホトレ
ジストパターン４７上に金属層４８が形成される。
ゲート４６および選択されたソース領域およびドレイン
領域に該当する半導体基板４０の表面および第２ホトレ
ジストパターン４７上に金属層４８が形成される。
【００８１】最後に、図３６に示すように、第２ホトレ
ジストパターン４７およびその上に形成された不要な金
属層４８をリフトオフ工程により除去する。
ジストパターン４７およびその上に形成された不要な金
属層４８をリフトオフ工程により除去する。
【００８２】この時、Ｔ状のゲート４６の両方に位置
し、半導体基板４０上に形成された２つの金属層４８
は、各々ソースおよびドレインとして用いられる。
し、半導体基板４０上に形成された２つの金属層４８
は、各々ソースおよびドレインとして用いられる。
【００８３】上述したのように、第３実施例によれば、
混合防止層４２が追加形成されるので、Ｔ状のゲート４
６上部を破損させることなく、不要な金属層４６ａおよ
び第１ホトレジストパターン４３ａをリフトオフ工程に
より除去することができる。
混合防止層４２が追加形成されるので、Ｔ状のゲート４
６上部を破損させることなく、不要な金属層４６ａおよ
び第１ホトレジストパターン４３ａをリフトオフ工程に
より除去することができる。
【００８４】第３実施例においても、第２実施例のよう
に、使用される材料は第１実施例とほとんど同じであ
る。 （第４実施例）本発明の４実施例によるＦＥＴの製造工
程においては、まず、第１実施例における図８から図１
３までと同じ工程を行なう。
に、使用される材料は第１実施例とほとんど同じであ
る。 （第４実施例）本発明の４実施例によるＦＥＴの製造工
程においては、まず、第１実施例における図８から図１
３までと同じ工程を行なう。
【００８５】図３７に示すように、ホトレジストパター
ン３４ａ、側壁絶縁膜３５ａおよび第１絶縁膜パターン
３３ａをエッチマスクとして湿式エッチして半導体基板
３０の表面内に壁絶縁膜３５ａ間の間隔より広い幅を有
する溝３０ａを形成する。
ン３４ａ、側壁絶縁膜３５ａおよび第１絶縁膜パターン
３３ａをエッチマスクとして湿式エッチして半導体基板
３０の表面内に壁絶縁膜３５ａ間の間隔より広い幅を有
する溝３０ａを形成する。
【００８６】金属をＣＶＤ法により蒸着して、溝５１の
底面から半導体基板３０の表面までの高さを有するゲー
ト５２を形成する。
底面から半導体基板３０の表面までの高さを有するゲー
ト５２を形成する。
【００８７】この時、ホトレジストパターン３４ａ上に
も不要な金属層５３が形成される。
も不要な金属層５３が形成される。
【００８８】図３８に示すように、リフトオフ工程によ
りホトレジストパターン３４ａ、壁絶縁膜３５ａおよび
不要な金属層５３を除去した後、図３９に示すように、
第１絶縁膜パターン３３ａを除去する。
りホトレジストパターン３４ａ、壁絶縁膜３５ａおよび
不要な金属層５３を除去した後、図３９に示すように、
第１絶縁膜パターン３３ａを除去する。
【００８９】最後に、図４０にら示すように、ゲート５
２、溝５１、ソース３１、ドレイン３２および露出され
た半導体基板３０の表面上に保護膜として作用する、平
坦な表面を有する第３絶縁膜５４を形成する。
２、溝５１、ソース３１、ドレイン３２および露出され
た半導体基板３０の表面上に保護膜として作用する、平
坦な表面を有する第３絶縁膜５４を形成する。
【００９０】第４実施例において使用される材料は、第
１実施例のものとほとんど同じである。
１実施例のものとほとんど同じである。
【００９１】第４実施例によれば、ゲートが溝５１内に
形成されるので、ＦＥＴの高さを小さく形成することが
できる。その結果、ＦＥＴの高集積化が実現できる。
形成されるので、ＦＥＴの高さを小さく形成することが
できる。その結果、ＦＥＴの高集積化が実現できる。
【００９２】また、チャネル領域は溝の面に沿って形成
されるので、チャネルの長さが短くなる。
されるので、チャネルの長さが短くなる。
【００９３】したがって、相対的にソースとドレインと
の間隔をせまくすることができるので、ＦＥＴの高集積
化に有利である。 （第５実施例）本発明の第５実施例によるＦＥＴの製造
工程を、図４１〜図４５を参照して詳細に説明する。
の間隔をせまくすることができるので、ＦＥＴの高集積
化に有利である。 （第５実施例）本発明の第５実施例によるＦＥＴの製造
工程を、図４１〜図４５を参照して詳細に説明する。
【００９４】まず、図４１に示すように、半導体基板６
０の表面中、両方のエッジ部分にソース６１およびドレ
イン６２を各々形成した後、基板６０、ソース６１およ
びドレイン６２の全ての表面上に、自身の平坦な表面を
有する第１絶縁膜６３を、ＣＶＤ法を利用して形成す
る。
０の表面中、両方のエッジ部分にソース６１およびドレ
イン６２を各々形成した後、基板６０、ソース６１およ
びドレイン６２の全ての表面上に、自身の平坦な表面を
有する第１絶縁膜６３を、ＣＶＤ法を利用して形成す
る。
【００９５】ついで図４２に示すように、第１絶縁膜６
３を強固にするために熱処理を行った後、第１絶縁膜６
３をパターニングして、それらの間にゲート長に該当す
る０．５〜１．０μｍの中空部を有する第１絶縁膜パタ
ーン６３ａを形成する。
３を強固にするために熱処理を行った後、第１絶縁膜６
３をパターニングして、それらの間にゲート長に該当す
る０．５〜１．０μｍの中空部を有する第１絶縁膜パタ
ーン６３ａを形成する。
【００９６】第１絶縁膜パターン６３ａおよび半導体基
板６０の露出された全ての表面上に、第２絶縁膜６４を
ＣＶＤ法により蒸着する。
板６０の露出された全ての表面上に、第２絶縁膜６４を
ＣＶＤ法により蒸着する。
【００９７】図４３に示すように、乾式エッチ法の一種
であるＲＩＥ法により第２絶縁膜６４をエッチングする
ことにより、第１絶縁膜パターン６３ａの側壁に、０．
１〜０．３μｍの幅の厚さを有する壁絶縁膜６４ａを形
成する。
であるＲＩＥ法により第２絶縁膜６４をエッチングする
ことにより、第１絶縁膜パターン６３ａの側壁に、０．
１〜０．３μｍの幅の厚さを有する壁絶縁膜６４ａを形
成する。
【００９８】側壁絶縁膜６４ａおよび第１絶縁膜パター
ン６３ａをエッチマスクとして露出された半導体基板６
０を湿式エッチングして、壁絶縁膜６４ａ間の間隔より
広い幅を有する溝を半導体基板６０の表面内に形成す
る。
ン６３ａをエッチマスクとして露出された半導体基板６
０を湿式エッチングして、壁絶縁膜６４ａ間の間隔より
広い幅を有する溝を半導体基板６０の表面内に形成す
る。
【００９９】ＣＶＤ法を利用して金属を蒸着することに
より、溝の底面から半導体基板６０の表面までの高さを
有するゲートが形成される。
より、溝の底面から半導体基板６０の表面までの高さを
有するゲートが形成される。
【０１００】この時、第１絶縁膜パターン６３ａの表面
上にも不要な金属６５が形成される。
上にも不要な金属６５が形成される。
【０１０１】図４４に示すように、リフトオフ工程によ
り第１絶縁膜パターン６３ａおよび不要な金属６５を除
去する。
り第１絶縁膜パターン６３ａおよび不要な金属６５を除
去する。
【０１０２】最後に、図４５に示すように、溝６５、ゲ
ート６６、ソース６１、ドレイン６２および半導体基板
６０の露出された表面に、平坦な表面を有する、保護膜
として作用する第３絶縁膜６７を形成する。
ート６６、ソース６１、ドレイン６２および半導体基板
６０の露出された表面に、平坦な表面を有する、保護膜
として作用する第３絶縁膜６７を形成する。
【０１０３】第５実施例において使用される材料も、第
１実施例のものとほとんど同じである。
１実施例のものとほとんど同じである。
【０１０４】第５実施例は、第１実施例に比べて工程の
数を減らすことができるという長所がある。
数を減らすことができるという長所がある。
【図１】従来のＴ状ゲートを有するＭＳＦＥＴの構造を
示す断面図である。
示す断面図である。
【図２】従来の電子ビームリソグラフィ法を利用したＴ
状ゲートの形成構造を示す断面図である。
状ゲートの形成構造を示す断面図である。
【図３】従来の電子ビームリソグラフィ法を利用したＴ
状ゲートの形成構造を示す断面図である。
状ゲートの形成構造を示す断面図である。
【図４】従来のホトビームリソグラフィ法を利用したＴ
状ゲートの形成構造を示す断面図である。
状ゲートの形成構造を示す断面図である。
【図５】従来のホトビームリソグラフィ法を利用したＴ
状ゲートの形成構造を示す断面図である。
状ゲートの形成構造を示す断面図である。
【図６】従来のホトビームリソグラフィ法を利用したＴ
状ゲートの形成構造を示す断面図である。
状ゲートの形成構造を示す断面図である。
【図７】従来のホトビームリソグラフィ法を利用したＴ
状ゲートの形成構造を示す断面図である。
状ゲートの形成構造を示す断面図である。
【図８】本発明の第１実施例によるＦＥＴ製造工程を示
す断面図である。
す断面図である。
【図９】本発明の第１実施例によるＦＥＴ製造工程を示
す断面図である。
す断面図である。
【図１０】本発明の第１実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図１１】本発明の第１実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図１２】本発明の第１実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図１３】本発明の第１実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図１４】本発明の第１実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図１５】本発明の第１実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図１６】本発明の第１実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図１７】本発明の第１実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図１８】本発明の第１実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図１９】本発明の第２実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図２０】本発明の第２実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図２１】本発明の第２実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図２２】本発明の第２実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図２３】本発明の第２実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図２４】本発明の第２実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図２５】本発明の第３実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図２６】本発明の第３実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図２７】本発明の第３実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図２８】本発明の第３実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図２９】本発明の第３実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図３０】本発明の第３実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図３１】本発明の第３実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図３２】本発明の第３実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図３３】本発明の第３実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図３４】本発明の第３実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図３５】本発明の第３実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図３６】本発明の第３実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図３７】本発明の第４実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図３８】本発明の第４実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図３９】本発明の第４実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図４０】本発明の第４実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図４１】本発明の第５実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図４２】本発明の第５実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図４３】本発明の第５実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図４４】本発明の第５実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
【図４５】本発明の第５実施例によるＦＥＴ製造工程を
示す断面図である。
示す断面図である。
３０、４０、６０ 半導体基板 ３１、４８、６１ ソース ３２、４８、６２ ドレイン ３３、４１、６３ 第１絶縁膜 ３４、４３、４７ ホトレジスト ３５、４４、６４ 第２絶縁膜 ３６、４６、５２、６６ ゲート ３７、５４、６７ 第３絶縁膜
Claims (42)
- 【請求項１】ａ）半導体基板の表面中の両方のエッジ上
に各々ソースおよびドレインを形成する工程と、 ｂ）半導体基板、ソースおよびドレインの全ての表面上
にわたって第１絶縁膜を形成する工程と、 ｃ）第１絶縁膜上にホトレジストを塗布する工程と、 ｄ）ホトレジストにホトリソグラフィ工程を行ってソー
スとドレインとの間にゲート長に該当する第１空間を有
するホトレジストパターンを形成する工程と、 ｅ）露出された第１絶縁膜およびホトレジストパターン
の全ての表面上に第２絶縁膜を形成する工程と、 ｆ）第２絶縁膜をエッチングして、前記第１空間を形成
するホトレジストの側壁に側壁絶縁膜を形成する工程
と、 ｇ）側壁絶縁膜およびホトレジストパターンをマスクと
して第１絶縁膜をエッチングして、第１空間の下方に、
第１空間より小さい幅を有する第２空間を形成する工程
と、 ｈ）側壁絶縁膜を除去してＴ状の空間を形成する工程
と、 ｉ）導電体を蒸着してＴ状空間内にＴ状のゲートを形成
する工程と、 を備えることを特徴とする電界効果トランジスタの製造
方法。 - 【請求項２】ｊ）前記工程ｉ）を行った後、ホトレジス
トパターンとその上に蒸着された不要な導電体とを除去
する工程と、 ｋ）第１絶縁膜パターンを除去する工程と、 ｌ）露出された基板、ソース、ドレインおよびＴ状ゲー
ト上に保護膜として作用する第３絶縁膜を形成する工程
と、 をさらに備えることを特徴とする請求項１記載の電界効
果トランジスタの製造方法。 - 【請求項３】前記工程ｊ）はリフトオフ工程を利用して
行うことを特徴とする請求項２記載の電界効果トランジ
スタの製造方法。 - 【請求項４】前記工程ｂ）と前記工程ｃ）との間に、第
１絶縁膜を強固にするために、熱処理を行う工程をさら
に備えることを特徴とする請求項１記載の電界効果トラ
ンジスタの製造方法。 - 【請求項５】第１絶縁膜のエッチング選択度は、第２絶
縁膜のエッチング選択度より高いものであることを特徴
とする請求項１記載の電界効果トランジスタの製造方
法。 - 【請求項６】第１絶縁膜の物質としては、ホトレジスト
またはポリイミド（polyimide ）のいずれかを用いるこ
とを特徴とする請求項１記載の電界効果トランジタの製
造方法。 - 【請求項７】前記工程ｆ）は、乾式エッチングの一種で
あるＲＩＥ法により行うことを特徴とする請求項１記載
の電界効果トランジスタの製造方法。 - 【請求項８】ＲＩＥ法は、エッチングガスとしてＣＦ4
を用いることを特徴とする請求項７記載の電界効果トラ
ンジスタの製造方法。 - 【請求項９】第２絶縁膜は、ＰＥＣＶＤ法またはスパッ
タリング（sputtering）法のいずれかを用いて形成され
ることを特徴とする請求項１記載の電界効果トランジス
タの製造方法。 - 【請求項１０】側壁絶縁膜は、ＨＦ溶液により除去され
ることを特徴とする請求項１記載の電界効果トランジス
タの製造方法。 - 【請求項１１】第２絶縁膜の物質としてＳｉＯ2 が用い
られることを特徴とする請求項１記載の電界効果トラン
ジスタの製造方法。 - 【請求項１２】ゲートの物質として金属と一つの導電型
を有するポリシリコンのいずれかが用いられることを特
徴とする請求項１記載の電界効果トランジスタの製造方
法。 - 【請求項１３】ａ）半導体基板の表面中の両方のエッジ
上に各々ソースおよびドレインを形成する工程と、 ｂ）半導体基板、ソースおよびドレインの全ての表面上
にわたって第１絶縁膜を形成する工程と、 ｃ）第１絶縁膜上にホトレジストを塗布する工程と、 ｄ）ホトレジストにホトリソグラフィ工程を行って、ソ
ースとドレインとの間にゲート長に該当する第１空間を
有するホトレジストパターンを形成する工程と、 ｅ）露出された第１絶縁膜およびホトレジストパターン
の全ての表面上に第２絶縁膜を形成する工程と、 ｆ）第２絶縁膜をエッチングして前記第１空間を形成す
るホトレジストの側壁に側壁絶縁膜を形成する工程と、 ｇ）側壁絶縁膜およびホトレジストパターンをマスクと
して第１絶縁膜をエッチングして、第１空間の下方に、
第１空間より小さい幅を有する第２空間を形成する第１
絶縁膜パターンを形成する工程と、 ｈ）側壁絶縁膜、ホトレジストパターンおよび第１絶縁
膜パターンをマスクとして半導体基板をエッチングし
て、第１空間の下方に該当する半導体基板の表面内に溝
を形成する工程と、 ｉ）側壁絶縁膜を除去してＴ状の空間を形成する工程
と、 ｊ）導電体を蒸着してＴ状空間内に溝の底面と当接する
Ｔ状のゲートを形成する工程と、 を備えることを特徴とする電界効果トランジスタの製造
方法。 - 【請求項１４】ｋ）前記工程ｊ）を行った後、ホトレジ
ストパターンとその上に蒸着された不要な導電体を除去
する工程と、 ｌ）第１絶縁膜パターンを除去する工程と、 ｍ）露出された基板、ソース、ドレインおよびＴ状ゲー
ト上に保護膜として作用する第３絶縁膜を形成する工程
と、 をさらに備えることを特徴とする請求項１３記載の電界
効果トランジスタ。 - 【請求項１５】前記工程ａ）は、リフトオフ工程を利用
して行うことを特徴とする請求項１４記載の電界効果ト
ランジスタの製造方法。 - 【請求項１６】溝の幅は、第１絶縁膜パターンにより形
成された第２空間の幅より大きいものであることを特徴
とする請求項１３記載の電界効果トランジスタの製造方
法。 - 【請求項１７】前記工程ｆ）は、乾式エッチングの一種
であるＲＩＥ法により行うことを特徴とする請求項１３
記載の電界効果トランジスタの製造方法。 - 【請求項１８】ＲＩＥ法は、エッチングガスとしてＣＦ
4 を用いることを特徴とする請求項１７記載の電界効果
トランジスタの製造方法。 - 【請求項１９】前記工程ｂ）と前記工程ｃ）との間に、
第１絶縁膜を強固にするために、熱処理を行うステップ
をさらに備えることを特徴とする請求項１３記載の電界
効果トランジスタの製造方法。 - 【請求項２０】第１絶縁膜の物質としては、ホトレジス
トまたはポリイミドのいずれかが用いられることを特徴
とする請求項１３記載の電界効果トランジスタの製造方
法。 - 【請求項２１】ａ）半導体基板上に第１絶縁膜、混合防
止層、第１ホトレジストを順次形成する工程と、 ｂ）第１ホトレジストにホトリソグラフィ工程を行っ
て、ゲート長に該当する第１空間を有するホトレジスト
パターンを形成する工程と、 ｃ）前記第１ホトレジストパターンをエッチマスクとし
て混合防止層をエッチングして、第１空間の下方で、第
１空間と同一の幅を有し、かつＴ状の上端部に該当する
第２空間を有する混合防止層パターンを形成する工程
と、 ｄ）第１ホトレジストパターン、混合防止層パターン、
第１絶縁膜の露出された全ての表面上に第２絶縁膜を形
成する工程と、 ｅ）前記第１絶縁膜をエッチングして第１ホトレジスト
パターンおよび混合防止層パターンの側壁の側壁絶縁膜
を形成する工程と、 ｆ）第１ホトレジストパターンおよび側壁絶縁膜をエッ
チングマスクとして、第１空間より小さい幅を有しかつ
Ｔ状上端部に該当する第３空間を有する第１絶縁膜パタ
ーンを形成する工程と、 ｇ）側壁絶縁膜を除去して、第１空間および第３空間に
よりＴ状空間を形成する工程と、 ｈ）露出された全ての表面上に導電体を蒸着することに
より、Ｔ状の空間内にＴ状のゲートを形成する工程と、 を含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項２２】ｉ）前記工程ｈ）を行った後、第１ホト
レジストパターンと、その上に形成された不要な導電体
を除去する工程と、 ｊ）混合防止層パターンおよび第１絶縁膜パターンを順
次除去する工程と、 ｋ）半導体基板の表面中の、Ｔ状のゲート、選択された
ソース領域およびドレイン領域を除去した領域上に、第
２ホトレジストパターンを形成する工程と、 ｌ）選択されたソース領域およびドレイン領域上に、ソ
ースおよびドレインを形成するために、導電体を全ての
表面上に形成する工程と、 ｍ）第２ホトレジストパターンと、その上に形成された
不要な導電体とを除去する工程と、 をさらに含むことを特徴とする請求項２１記載の電界効
果トランジスタの製造方法。 - 【請求項２３】前記工程ｋ）は、リフトオフ工程を利用
して行うことを特徴とする請求項２２記載の電界効果ト
ランジスタの製造方法。 - 【請求項２４】前記工程ｍ）は、乾式エッチングの一種
であるＲＩＥ法により行うことを特徴とする請求項２２
記載の電界効果トランジスタの製造方法。 - 【請求項２５】ＲＩＥ法のエッチングガスとして、ＣＦ
4 を用いることを特徴とする請求項２４記載の電界効果
トランジスタの製造方法。 - 【請求項２６】混合防止層の材料として、Ｎｉ、Ｇｅ、
Ｓｉ、ＳｉＮ、ＳｉＯ2 のいずれかが用いられることを
特徴とする請求項２１記載の電界効果トランジスタの製
造方法。 - 【請求項２７】ａ）半導体基板の表面中の両方のエッジ
上に各々ソースおよびドレインを形成する工程と、 ｂ）半導体基板と、ソースおよびドレインの全ての表面
上にわたって第１絶縁膜を形成する工程と、 ｃ）第１絶縁膜上にホトレジストを塗布する工程と、 ｄ）ホトレジストにホトリソグラフィ工程を行ってソー
スとドレイン間にゲート長に該当する第１空間を有する
ホトレジストパターンを形成する工程と、 ｅ）露出された第１絶縁膜およびホトレジストパターン
の全ての表面上に第２絶縁膜を形成する工程と、 ｆ）第２絶縁膜をエッチングして前記第１空間を形成す
るホトレジストの側壁に側壁絶縁膜を形成する工程と、 ｇ）側壁絶縁膜およびホトレジストパターンをマスクと
して第１絶縁膜をエッチングして、第１空間の下方に、
第１空間より小さい幅を有する第２空間を形成するため
の第１絶縁膜パターンを形成する工程と、 ｈ）側壁絶縁膜、ホトレジストパターンおよび第１絶縁
膜パターンをマスクとして半導体基板をエッチングし
て、半導体基板の表面内に、第２空間より広い幅を有す
る溝を形成する工程と、 ｉ）露出された全ての表面上に導電体を蒸着して、溝内
に溝の底面から基板の表面までの高さを有するゲートを
形成する工程と、 を備えることを特徴とする電界効果トランジスタの製造
方法。 - 【請求項２８】ｊ）ホトレジストパターン、側壁絶縁
膜、およびその上に形成された不要な導電体を除去する
工程と、 ｋ）第１絶縁膜アパターンを除去する工程と、 ｌ）露出された全ての表面上に、保護膜の役割をする第
３絶縁膜を形成する工程と、 をさらに備えることを特徴とする請求項２７記載の電界
効果トランジスタの製造方法。 - 【請求項２９】前記工程ｊ）は、リフトオフ工程を利用
して行うことを特徴とする請求項２８記載の電界効果ト
ランジスタの製造方法。 - 【請求項３０】前記工程ｆ）は、乾式エッチングの一種
であるＲＩＥ法により行うことを特徴とする請求項２７
記載の電界効果トランジスタの製造方法。 - 【請求項３１】第１絶縁膜の材料として、ホトレジスト
またはポリイミドのいずれかが用いられることを特徴と
する請求項２７記載の電界効果トランジスタの製造方
法。 - 【請求項３２】第２絶縁膜の材料は、ＳｉＯ2 が用いら
れることを特徴とする請求項２７記載の電界効果トラン
ジスタの製造方法。 - 【請求項３３】第１絶縁膜のエッチング選択度は、第２
絶縁膜のエッチング選択度より高いものであることを特
徴とする請求項２７記載の電界効果トランジスタの製造
方法。 - 【請求項３４】前記工程ｂ）と前記工程ｃ）との間に、
第１絶縁膜を強固にするために熱処理を行うステップを
さらに備えることを特徴とする請求項２７記載の電界効
果トランジスタの製造方法。 - 【請求項３５】前記工程ｈ）は湿式エッチングにより行
うことを特徴とする請求項２７記載の電界効果トランジ
スタの製造方法。 - 【請求項３６】ａ）半導体基板の表面中の両方のエッジ
上に各々ソースおよびドレインを形成する工程と、 ｂ）ソースおよびドレインを含む半導体基板の全ての表
面上に、平坦な表面を有する第１絶縁膜を形成する工程
と、 ｃ）第１絶縁膜をパターニングしてソースとドレインと
の間にゲート長に該当する空間を有する第１絶縁膜パタ
ーンを形成する工程と、 ｄ）半導体基板および第１絶縁膜パターンの露出された
全ての表面上に第２絶縁膜を形成する工程と、 ｅ）第２絶縁膜をエッチングして第１絶縁膜パターンの
側壁にそれぞれ側壁絶縁膜を形成する工程と、 ｆ）側壁絶縁膜および第１絶縁膜パターンをエッチング
マスクとして半導体基板をエッチングして、半導体基板
の表面内に、前記空間の幅より広い幅を有する溝を形成
する工程と、 ｇ）露出された全ての表面上に導電体を蒸着して、溝内
に溝の底面から基板の表面までの高さを有するゲートを
形成する工程と、 ｈ）第１絶縁膜パターン、側壁絶縁膜、およびそれらの
上に形成された不要な導電体を除去する工程と、 ｉ）露出された全ての表面上に、保護膜の役割をする第
３絶縁膜を形成する工程と、 を備えることを特徴とする電界効果トランジタの製造方
法。 - 【請求項３７】第１絶縁膜の物質としては、ホトレジス
トまたはポリイミドのいずれかが用いられることを特徴
とする請求項３６記載の電界効果トランジスタの製造方
法。 - 【請求項３８】第２絶縁膜の物質は、ＳｉＯ2 が用いら
れることを特徴とする請求項３６記載の電界効果トラン
ジスタの製造方法。 - 【請求項３９】第１絶縁膜のエッチング選択度は、第２
絶縁膜のエッチング選択度より大きいものであることを
特徴とする請求項３６記載の電界効果トランジスタの製
造方法。 - 【請求項４０】前記工程ｅ）は乾式エッチングの一種で
あるＲＩＥ法により行うことを特徴とする請求項３６記
載の電界効果トランジスタの製造方法。 - 【請求項４１】前記工程ｈ）は、リフトオフ工程を利用
して行うことを特徴とする請求項３６記載の電界効果ト
ランジスタの製造方法。 - 【請求項４２】前記工程ｆ）は、湿式エッチングにより
行うことを特徴とする請求項３６記載の電界効果トラン
ジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-9915 | 1992-06-09 | ||
| KR1019920009915A KR0130963B1 (ko) | 1992-06-09 | 1992-06-09 | T형 단면구조의 게이트 금속전극을 갖는 전계효과 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196506A true JPH06196506A (ja) | 1994-07-15 |
| JP2726219B2 JP2726219B2 (ja) | 1998-03-11 |
Family
ID=19334360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5163927A Expired - Fee Related JP2726219B2 (ja) | 1992-06-09 | 1993-06-08 | 電界効果トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5563079A (ja) |
| JP (1) | JP2726219B2 (ja) |
| KR (1) | KR0130963B1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3147009B2 (ja) * | 1996-10-30 | 2001-03-19 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| KR100218670B1 (ko) * | 1996-12-04 | 1999-09-01 | 정선종 | 반도체 소자의 게이트 형성 방법 |
| JP2904167B2 (ja) * | 1996-12-18 | 1999-06-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE69835871T2 (de) * | 1997-12-25 | 2007-04-05 | Sony Corp. | Verfahren und Gerät zur Signalumsetzung |
| US6159781A (en) * | 1998-10-01 | 2000-12-12 | Chartered Semiconductor Manufacturing, Ltd. | Way to fabricate the self-aligned T-shape gate to reduce gate resistivity |
| US7008832B1 (en) | 2000-07-20 | 2006-03-07 | Advanced Micro Devices, Inc. | Damascene process for a T-shaped gate electrode |
| US6403456B1 (en) * | 2000-08-22 | 2002-06-11 | Advanced Micro Devices, Inc. | T or T/Y gate formation using trim etch processing |
| US6778268B1 (en) * | 2001-10-09 | 2004-08-17 | Advanced Micro Devices, Sinc. | System and method for process monitoring of polysilicon etch |
| US20040018738A1 (en) * | 2002-07-22 | 2004-01-29 | Wei Liu | Method for fabricating a notch gate structure of a field effect transistor |
| CN100421217C (zh) * | 2004-01-29 | 2008-09-24 | 罗姆及海斯电子材料有限公司 | T栅的形成方法 |
| JP2006012903A (ja) * | 2004-06-22 | 2006-01-12 | Mitsubishi Electric Corp | 半導体素子の製造方法 |
| US7582518B2 (en) * | 2006-11-14 | 2009-09-01 | Northrop Grumman Space & Mission Systems Corp. | High electron mobility transistor semiconductor device and fabrication method thereof |
| US8878245B2 (en) | 2006-11-30 | 2014-11-04 | Cree, Inc. | Transistors and method for making ohmic contact to transistors |
| US8368100B2 (en) * | 2007-11-14 | 2013-02-05 | Cree, Inc. | Semiconductor light emitting diodes having reflective structures and methods of fabricating same |
| US9634191B2 (en) | 2007-11-14 | 2017-04-25 | Cree, Inc. | Wire bond free wafer level LED |
| US8384115B2 (en) * | 2008-08-01 | 2013-02-26 | Cree, Inc. | Bond pad design for enhancing light extraction from LED chips |
| KR101104251B1 (ko) * | 2008-11-24 | 2012-01-11 | 한국전자통신연구원 | 반도체 장치의 제조 방법 |
| US8741715B2 (en) * | 2009-04-29 | 2014-06-03 | Cree, Inc. | Gate electrodes for millimeter-wave operation and methods of fabrication |
| US9070851B2 (en) | 2010-09-24 | 2015-06-30 | Seoul Semiconductor Co., Ltd. | Wafer-level light emitting diode package and method of fabricating the same |
| GB2515571A (en) * | 2013-06-28 | 2014-12-31 | Ibm | Fabrication of microfluidic chips having electrodes level with microchannel walls |
| USD826871S1 (en) | 2014-12-11 | 2018-08-28 | Cree, Inc. | Light emitting diode device |
| CN205944139U (zh) | 2016-03-30 | 2017-02-08 | 首尔伟傲世有限公司 | 紫外线发光二极管封装件以及包含此的发光二极管模块 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183037A (en) * | 1981-05-06 | 1982-11-11 | Nec Corp | Formation of pattern |
| JPS60234375A (ja) * | 1984-05-07 | 1985-11-21 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPS63131523A (ja) * | 1986-11-21 | 1988-06-03 | Hitachi Ltd | 電極パタ−ン形成法 |
| JP2682043B2 (ja) * | 1988-08-26 | 1997-11-26 | 富士通株式会社 | 化合物半導体装置の製造方法 |
| KR910005400B1 (ko) * | 1988-09-05 | 1991-07-29 | 재단법인 한국전자통신연구소 | 다층레지스트를 이용한 자기정합형 갈륨비소 전계효과트랜지스터의 제조방법 |
| KR910006702B1 (ko) * | 1988-12-01 | 1991-08-31 | 재단법인 한국전자통신연구소 | T형 게이트 형상을 가진 자기 정합 mesfet의 제조방법 |
| US4959326A (en) * | 1988-12-22 | 1990-09-25 | Siemens Aktiengesellschaft | Fabricating T-gate MESFETS employing double exposure, double develop techniques |
| JPH0323643A (ja) * | 1989-06-21 | 1991-01-31 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH03165526A (ja) * | 1989-11-24 | 1991-07-17 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| US4996167A (en) * | 1990-06-29 | 1991-02-26 | At&T Bell Laboratories | Method of making electrical contacts to gate structures in integrated circuits |
| US5182218A (en) * | 1991-02-25 | 1993-01-26 | Sumitomo Electric Industries, Ltd. | Production methods for compound semiconductor device having lightly doped drain structure |
-
1992
- 1992-06-09 KR KR1019920009915A patent/KR0130963B1/ko not_active IP Right Cessation
-
1993
- 1993-06-08 JP JP5163927A patent/JP2726219B2/ja not_active Expired - Fee Related
- 1993-06-09 US US08/073,428 patent/US5563079A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2726219B2 (ja) | 1998-03-11 |
| US5563079A (en) | 1996-10-08 |
| KR940001443A (ko) | 1994-01-11 |
| KR0130963B1 (ko) | 1998-04-14 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| LAPS | Cancellation because of no payment of annual fees |