JPS6118179A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は半導体装置の製造方法に関し、特に化合物半導
体を用いたＭＥＳＦＥＴのゲート・ソース間の寄生抵抗
の低減に適用して有効な技術に関するものである。

［背景技術］ 半絶縁性基板に形成されるたとえばＧ　ａ　Ａ　ｓ　Ｍ
ＥＳＦＥＴ等はその高速性の故に種々開発されている。

この種ＭＥＳＦＥＴは、チャネル層およびソース・ドレ
インの高濃度層を形成した後、ゲートとソースおよびド
レインの電極の間隔をアライナ−の合せ精度および加工
精度に応じて離し、互いに短絡することのない様にする
必要があった。

このため、ゲートとソースの距離が大きくなり、ゲート
・ソース間の寄生抵抗が大きくなってしまうという欠点
があった。

また、ゲートに耐熱電極を用い、ソース・ドレインの高
濃度層をゲートをマスクとして自己整合的に形成し、ゲ
ート・ソース間の寄生抵抗を低減する方法も知られてい
る。しかし、この方法においても、ソース・ドレイン電
極はやはりゲート電極との間の合せ余裕を取る必要があ
り、寄生抵抗のより一層の低減という観点ではやはり問
題があった・ なお、ＧｅＡｓＭＥＳＦ’ＥＴにおけるゲート電極をマ
スクとして用いた自己整合技術については、たとえば、
日経マグロウヒル社、「日経エレクトロニクスＪ　、１
９８３年１２月１９日号、Ｐ１３４〜Ｐ１３６に示され
ている。

［発明の目的］ 本発明の目的は、ゲート電極とソース・ドレインの高濃
度層を自己整合的に形成し、かつ、ゲート電極とソース
電極との距離を極めて短くできる技術を提供するもので
ある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、第１のゲート絶縁膜を上表面に被覆したゲー
ト電極を加工した後に、アニール時に利用する絶縁層を
全面）；覆い、この絶縁層をエツチングしてゲート電極
側部の第２のゲート絶縁膜となしている。この状態でゲ
ート電極は、その上表面を第１のゲート絶縁膜に覆われ
、その側部を第２のゲート絶縁膜に覆われている。従っ
て、ソース電極がゲート電極に近接したり、重なった場
合でもゲート電極とソース電極が短絡することはない。

このため、電極形成時のマスク製作において、ソース電
極パターンをゲート電極パターンに近接または重ねるこ
とができ、マスク合せばらつきや加工ばらつきに起因し
たゲート電極とソース電極間の余裕距離を極めて短くす
ることができる。

［実施例コ 以下１本発明の半導体装置の製造方法をＧａＡｓ　Ｍ　
Ｅ　Ｓ　Ｆ　Ｅ　Ｔに適用した一実施例を第１図から第
８図を参照して説明する。

第１図において、符号１は半絶縁性のＧ　ａ　Ａ　ｓ基
板である。この基板１の一主面にイオン打込みによるＮ
型チャネル層２を形成しておく。つぎに、ゲート金属３
および第１の絶縁層４を順次堆積する。ゲート金属３は
、たとえば、耐熱金属としてのタングステンシリサイド
、チタンタングステン等を利用できる。第１の絶縁膜４
はたとえばＳｉｏ２膜を利用できる。

第２図において、ホトレジスト５をマスクとして、ゲー
ト金属３および第１の絶縁層４をエツチングする。ゲー
ト金属３はゲート電極６として形成され、第１の絶縁層
４はゲート電極６の上表面を覆う第１のゲート絶縁膜７
として形成される。

つぎに、前記ホトレジスト５を除去した後に、第３図に
示すように第２の絶縁層８を全面に形成する。この第２
の絶縁層８は、たとえば、プラズマＣＶＤ法によるシリ
コンナイトライド、いわゆるプラズマナイトライドを利
用することができろ。

第４図において、ソース・ドレインのオーミックコンタ
クト改良のためのＮ１型高濃度層であるソース領域９と
ドレイン領域１０とを形成する。

このため、Ｎ＋イオン打込みを、ホトレジスト１１およ
びゲート電極６をマスクとして行う。第２の絶縁層８を
残した状態で約８００℃においてキャップアニールを行
い活性化する。

つぎに、第５図において、第２の絶縁層８を方向性ドラ
イエツチングすることによって、グー１〜電極６の側部
にのみこの第２の絶縁層８を第２のゲート絶縁膜１２と
して残す。この結果、ゲート電極６の上表面は第１のゲ
ート絶縁膜７に覆われ、ゲート電極６の側部は第２のゲ
ート絶縁膜１２に覆われることとなる。

第６図において、ソース・ドレインの電極としての金属
１３、たとえば、Ａ　ｕ　Ｇ　ｅ　／　Ｎ　ｉ　／　Ａ
　ｕの合金をホトレジスト１４を用いたリフトオフによ
って形成する。この場合のホトレジスト１４のパターン
、従って、ソース・ドレイン電極とゲート電極６との位
置関係は、第７図および第８図に示すように、ソース電
極１５が第２のゲート絶縁膜１２（図において左側部）
に接した状態である。

ソース電極１５はゲート電極６に重なっても、第１のゲ
ート絶縁膜７と第２のゲート絶縁膜１２とによって短絡
することはない。なお、第８図に示す平面レイアウト図
において符号１７はＮ型およびＮ＋型の活性領域を示し
ている。

ちなみに、第２のゲート絶縁膜１２の膜厚は２０ｏＯオ
ングストロ一ム程度にすることができる。

このため、ソース・ゲート間の抵抗は大幅に低減され、
たとえば従来のほぼ１／３程度とすることが可能である
。このため、素子の高速化に寄与するとともに相互コン
ダクタンスｇｍを向上できる。

実効的な相互コンダクタンスｇｍｅｆｆはｇ　ｍ　／　
（１＋Ｒｓｇｍ）としてあられせるので、ソース・ゲー
ト間寄生抵抗Ｒｓの低減によってｇｍｅｆｆが増加する
からである。

また、ドレイン電極１６はマスク合せによって、所要の
ゲート・ドレイン耐圧を確保できるのでなんら支障はな
い。

［効果コ 以上説明したように、ソース・ドレイン領域をゲート電
極に対して自己整合的に形成するとともに、ゲート電極
の上表面および側部に各々第１のゲート繕縁膜と第２の
ゲート絶縁膜とを形成している。このため、ゲート電極
は絶縁物に被覆された状態となるので、ソース電極を側
部の第２のゲート絶縁膜に接して形成することができ、
しかも。

ゲート電極の上部に重なっても短絡することがない。ソ
ース電極とゲート電極の間隔が第２のゲート絶縁膜の膜
厚で一義的に決定されるので、ソース・ゲート間寄生抵
抗の大幅な低減ができるという効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

［利用分野］ 本発明は半絶縁性基板に形成する化合物半導体のＭＥＳ
ＦＥＴに適用でき、特にＧ　ａ　Ａ　ｓ論理回路、ＳＲ
ＡＭＬＳＩやＧ　ａ　Ａ　ｓマイクロ波デバイスＩＣに
適用して有効である。

【図面の簡単な説明】

第１図から第７図は、４本発明の半導体装置の製造方法
をＧ　ａ　Ａ　ｓ　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔに適用した
一実施例の製造プロセスを示す断面構造図、 第８図は、ゲート、ソース、ドレイン電極の位置関係を
示す平面レイアウトの一例を示す図である。 １・・・半絶縁性基板（ＧａＡｓ）、２・・・Ｎ型チャ
ネル層、３・・・ゲート金属、４・・・第１の絶縁層、
５．１１．１４・・・ホトレジスト、６・・・ゲート電
極、７・・・第１のゲート絶縁膜、８・・・第２の絶縁
層、９・・・Ｎ＋型高濃度層（ソース）、１０・・・Ｎ
＋型高濃度層（ドレイユク）、１２・・・第２のゲート
絶縁膜、１３・・・電極用金属、１５・・・ソース電極
、１６・・・ドレイン電極、１７・・・活性領域。 第　　　１　　図 第　　３　　図 第　　７　　図 第８図

Claims (1)

【特許請求の範囲】
1. １、半絶縁性基板の一主面にチャネル層を形成し、つぎ
   にこの基板表面にゲート金属および第１の絶縁層を順次
   形成し、ゲート金属および第１の絶縁層をエッチングし
   て、各々、ゲート電極およびその上面の第１のゲート絶
   縁膜となし、さらに第２の絶縁層を全面に形成してソー
   ス・ドレイン領域のイオン打込みならびにアニールを行
   い、つぎに前記第２の絶縁層をエッチングして、ゲート
   電極側部の第２のゲート絶縁膜となし、ソース電極をゲ
   ート電極の前記第２のゲート絶縁膜と接した状態で形成
   することを特徴とする半導体装置の製造方法。