JPS60234375A - シヨツトキゲ−ト型ｆｅｔの製造方法 - Google Patents
シヨツトキゲ−ト型ｆｅｔの製造方法Info
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- JPS60234375A JPS60234375A JP8943584A JP8943584A JPS60234375A JP S60234375 A JPS60234375 A JP S60234375A JP 8943584 A JP8943584 A JP 8943584A JP 8943584 A JP8943584 A JP 8943584A JP S60234375 A JPS60234375 A JP S60234375A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、ショットキゲート型ＦＥＴ （ＭＥＳＦＥＴ
）の製造技術、特に、サブミクロンオーダのゲート幅を
もつ高速なＧ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
の製造に適用して有効な技術に関するものである。
）の製造技術、特に、サブミクロンオーダのゲート幅を
もつ高速なＧ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
の製造に適用して有効な技術に関するものである。
［背景技術］
化合物半導体であるＧａＡｓはＳｉに代わる次世代の半
導体材料であるといわれている。そわは、Ｇａ’Ａｓの
電子移動度がＳｉに比べて大きく、しかもＱ ａ Ａ
ｓ自体が半絶縁性で素子間分離が容易であるなどという
材料面での利点があるからである。こうしたＧ ａ Ａ
ｓを基板とした集積回路においては、ＭＥＳＦＥＴ構
造が主として用いられる（たとえば、電子材料、 １９
８３年１月号、ｐ４３〜５０、ｒＧａＡｓデバイス・プ
ロセス技術」参照）。
導体材料であるといわれている。そわは、Ｇａ’Ａｓの
電子移動度がＳｉに比べて大きく、しかもＱ ａ Ａ
ｓ自体が半絶縁性で素子間分離が容易であるなどという
材料面での利点があるからである。こうしたＧ ａ Ａ
ｓを基板とした集積回路においては、ＭＥＳＦＥＴ構
造が主として用いられる（たとえば、電子材料、 １９
８３年１月号、ｐ４３〜５０、ｒＧａＡｓデバイス・プ
ロセス技術」参照）。
ところで、本発明者の検討によると、ＭＥＳＦＥＴの高
速化には、実効的なチャネル長をできるだけ小さく、た
とえばサブミクロクンオーダの寸法にすることが有効で
あることが判明した。
速化には、実効的なチャネル長をできるだけ小さく、た
とえばサブミクロクンオーダの寸法にすることが有効で
あることが判明した。
この点、従来のＧａＡｓ−ＭＥＳＦＥＴでは、実効的な
チャネル長が、ゲート金属のホトレジスト処理工程の最
小加工寸法で決定されているため。
チャネル長が、ゲート金属のホトレジスト処理工程の最
小加工寸法で決定されているため。
せいぜい１〜２μｍ程度が限界である。
［発明の目的コ
本発明の目的は、ホトリソグラフィ技術だけでは不可能
なサブミクロンオーダのゲート幅をもつＭＥＳＦＥＴを
製造する技術を提供することにある。
なサブミクロンオーダのゲート幅をもつＭＥＳＦＥＴを
製造する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、Ｇ ａ Ａ ｓ半絶縁性基板の一面を被う絶
縁膜に対し、ゲート電極を形成すべき部分に穴をあけた
後、その六の側周部分に穴を狭める絶縁膜を形成してか
らゲート電極を形成するようにしている。前記穴がホト
リソグラフィ技術による最小加工寸法に制限されるとし
ても、穴の側周部分の絶縁膜の分だけ穴寸法を狭めるこ
とができ、それに応じて実効的なチャネル長も小さくな
るわけである。
縁膜に対し、ゲート電極を形成すべき部分に穴をあけた
後、その六の側周部分に穴を狭める絶縁膜を形成してか
らゲート電極を形成するようにしている。前記穴がホト
リソグラフィ技術による最小加工寸法に制限されるとし
ても、穴の側周部分の絶縁膜の分だけ穴寸法を狭めるこ
とができ、それに応じて実効的なチャネル長も小さくな
るわけである。
［実施例］
（第１図を参照して）
まず、半絶縁性のＧ ａ Ａ ｓ基板１の一面全体にＳ
ｉイオンを打込むことによってＮ−型のチャネル領域２
を形成し、ついで図示しないホトレジストをマスクとし
てＳｉイオンを再度打込むことによってＮ＋型のソース
領域３およびドレイン領域４を形成する。そして、これ
ら各領域２ 、３ 、４を形成したＧ ａ Ａ ｓ基板
１上に絶縁膜５を形成した後、絶縁膜５に対しソースお
よびトレインのコンタクト六６，７を形成する。絶縁膜
５はパッシベーションおよび電極引出し用のものである
。しかもまた、この絶縁膜５は最後には部分的にエツチ
ングすることを要するので、エツチングしやすいもの、
たとえばリンシリケートグラス（ＰＳＧ）を用いるのが
良い。
ｉイオンを打込むことによってＮ−型のチャネル領域２
を形成し、ついで図示しないホトレジストをマスクとし
てＳｉイオンを再度打込むことによってＮ＋型のソース
領域３およびドレイン領域４を形成する。そして、これ
ら各領域２ 、３ 、４を形成したＧ ａ Ａ ｓ基板
１上に絶縁膜５を形成した後、絶縁膜５に対しソースお
よびトレインのコンタクト六６，７を形成する。絶縁膜
５はパッシベーションおよび電極引出し用のものである
。しかもまた、この絶縁膜５は最後には部分的にエツチ
ングすることを要するので、エツチングしやすいもの、
たとえばリンシリケートグラス（ＰＳＧ）を用いるのが
良い。
（第２図を参照して）
次に、Ｇ ａ Ａ ｓ基板１上にＡｆｌ等の導電体を蒸
着し５さらにそれをパターニングすることによって、ソ
ース領域３およびドレイン領域４にコンタクトするソー
ス電極８およびドレイン電極９を形成する。各電極８，
９上は絶縁膜１０で被覆する。
着し５さらにそれをパターニングすることによって、ソ
ース領域３およびドレイン領域４にコンタクトするソー
ス電極８およびドレイン電極９を形成する。各電極８，
９上は絶縁膜１０で被覆する。
絶縁膜１０はソースおよびドレイン電極８，９と後述す
るゲート電極との間の絶縁をなすものである。この絶縁
膜１０としては、ＰＳＧのほか、スパッタリングによる
二酸化シリコンあるいは窒化シリコン等を用いることが
できる。
るゲート電極との間の絶縁をなすものである。この絶縁
膜１０としては、ＰＳＧのほか、スパッタリングによる
二酸化シリコンあるいは窒化シリコン等を用いることが
できる。
（第３図を参照して）
前記絶縁膜１０のうち、ゲート電極を形成すべき部分に
、Ｇ ａ Ａ ｓ基板１の表面に達する六１１を形成す
る。この六１１の形成は通常のホトエツチングによる。
、Ｇ ａ Ａ ｓ基板１の表面に達する六１１を形成す
る。この六１１の形成は通常のホトエツチングによる。
したがって、六１１の径はせいぜい１μｍ程度である。
次に、六１１を形成したＧ ａ Ａ ｓ基板１上に別の
絶縁膜１２を形成する。絶縁膜１２の膜厚は六１〜１の
径に対して比較的薄くすることを要する。
絶縁膜１２を形成する。絶縁膜１２の膜厚は六１〜１の
径に対して比較的薄くすることを要する。
しかし、絶縁膜１２は六１１の側周を充分に被覆するこ
とが望ましく、たとえばＣＶＤ法による窒化シリコンが
好適である。
とが望ましく、たとえばＣＶＤ法による窒化シリコンが
好適である。
（第４図を参照して）
前記絶縁膜１２を方向性のエツチング、たとえば反応性
イオンエツチングによってその膜厚相当分だけ除去する
。すると、絶縁膜１２は穴１１の側周部分にのみ残存す
ることになる。したがって、Ｇ ａ Ａ ｓ基板１の表
面を露出する穴１３は、前記六１−１に比べて残存した
絶縁膜１２の分だけ狭まっている。
イオンエツチングによってその膜厚相当分だけ除去する
。すると、絶縁膜１２は穴１１の側周部分にのみ残存す
ることになる。したがって、Ｇ ａ Ａ ｓ基板１の表
面を露出する穴１３は、前記六１−１に比べて残存した
絶縁膜１２の分だけ狭まっている。
（第５図を参照して）
そこで次に、狭まった穴１３の部分にゲート電極１４を
形成する。ゲート電極１４は、公知のホトエツチングあ
るいはリフトオフによって容易に形成することができる
。なお、ゲート電極１４の材料としては、Ｗ、Ｔｉある
いはそのシリサイド等を用いることができる。
形成する。ゲート電極１４は、公知のホトエツチングあ
るいはリフトオフによって容易に形成することができる
。なお、ゲート電極１４の材料としては、Ｗ、Ｔｉある
いはそのシリサイド等を用いることができる。
［効果］
（１）ゲート電極を形成すべき部分の穴の側周に、その
穴を狭める絶縁膜を形成しているので、ゲート電極のコ
ンタクト穴がその絶縁膜の分だけ小径となる。そのため
、ゲート電極下の実効的なチャネル長が小さくなり、デ
バイスの高速化を図ることができる。
穴を狭める絶縁膜を形成しているので、ゲート電極のコ
ンタクト穴がその絶縁膜の分だけ小径となる。そのため
、ゲート電極下の実効的なチャネル長が小さくなり、デ
バイスの高速化を図ることができる。
（２）前記穴を狭める絶縁膜を方向性エツチングを用い
て残存させる場合には、穴の狭め量を絶縁膜の膜厚によ
って制御できるので、実効的なチャネル長を比較的高精
度に規定することができる。
て残存させる場合には、穴の狭め量を絶縁膜の膜厚によ
って制御できるので、実効的なチャネル長を比較的高精
度に規定することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、各絶縁膜５，
１０．１２はそれぞれの機能に応じて互いに異なる材料
を用いることもできるが、すべてを、あるいはその中の
二つを同じ材料（たとえばＰＳＧ）で形成することによ
って、チャネル領域２上に位置する部分における互いの
密着性をより密になすことができる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、各絶縁膜５，
１０．１２はそれぞれの機能に応じて互いに異なる材料
を用いることもできるが、すべてを、あるいはその中の
二つを同じ材料（たとえばＰＳＧ）で形成することによ
って、チャネル領域２上に位置する部分における互いの
密着性をより密になすことができる。
［利用分野］
本発明は、Ｇ ａ Ａ ｓ基板のほか、他の化合物半導
体基板上にＭＥＳＦＥＴを形成する場合に広く利用する
ことができる。
体基板上にＭＥＳＦＥＴを形成する場合に広く利用する
ことができる。
第１図〜第５図は本発明の一実施例を工程順ｌ；示す断
面図である。 １・・・半絶縁性基板、２・・・チャネル領域、３・・
・ソース領域、４・・・ルイン領域、５・・・絶縁膜、
６，７・・・コンタクト穴、８・・・ソース電極、９・
・・ドレイン電極、１０・・・絶縁膜、１１・・・穴、
１２・・・六を狭めるための絶縁膜、１３・・・狭まっ
た穴、１４・・・ゲート電極。 第４図 第５図
面図である。 １・・・半絶縁性基板、２・・・チャネル領域、３・・
・ソース領域、４・・・ルイン領域、５・・・絶縁膜、
６，７・・・コンタクト穴、８・・・ソース電極、９・
・・ドレイン電極、１０・・・絶縁膜、１１・・・穴、
１２・・・六を狭めるための絶縁膜、１３・・・狭まっ
た穴、１４・・・ゲート電極。 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、次のような各工程からなることを特徴とするショッ
トキゲート型ＦＥＴの製造方法。 （Ａ）半絶縁性基板の一面に、チャネル、ソース、ドレ
インの各領域を形成する工程。 （Ｂ）前記ソース領域およびドレイン領域に対してコン
タクトするソース電極およびトレイン電極を形成する工
程。 （Ｃ）前記ソース電極およびドレイン電極を含む半絶縁
性基板の一面全体に絶縁膜を被覆する工程。 （Ｄ）前記絶縁膜のうち、ゲート電極を形成すべき部分
に、前記半絶縁性基板に達する穴をあける工程。 （Ｅ）前記穴の側周部分に六を狭める絶縁膜を形成する
工程。 （Ｆ）前記（Ｅ）工程によって狭まった大部分にゲート
電極を形成する工程。 ２、前記穴を狭める絶縁膜の形成手段として、半絶縁性
基板の一面全体に絶縁膜を形成した後、その絶縁膜を方
向性エツチングによって膜厚相当分だけ除去する方法を
用いることを特徴とする特許請求の範囲第１項記載のシ
ョットキゲート型ＦＥＴの製造方法。 ３、前記狭まった穴はサブミクロンオーダの径をもつこ
とを特徴とする特許請求の範囲第１項あるいは第２項記
載のショットキゲート型ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8943584A JPS60234375A (ja) | 1984-05-07 | 1984-05-07 | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8943584A JPS60234375A (ja) | 1984-05-07 | 1984-05-07 | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60234375A true JPS60234375A (ja) | 1985-11-21 |
Family
ID=13970591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8943584A Pending JPS60234375A (ja) | 1984-05-07 | 1984-05-07 | シヨツトキゲ−ト型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60234375A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563079A (en) * | 1992-06-09 | 1996-10-08 | Goldstar Co., Ltd. | Method of making a field effect transistor |
| US6204148B1 (en) * | 1999-06-11 | 2001-03-20 | Advanced Micro Devices, Inc. | Method of making a semiconductor device having a grown polysilicon layer |
-
1984
- 1984-05-07 JP JP8943584A patent/JPS60234375A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563079A (en) * | 1992-06-09 | 1996-10-08 | Goldstar Co., Ltd. | Method of making a field effect transistor |
| US6204148B1 (en) * | 1999-06-11 | 2001-03-20 | Advanced Micro Devices, Inc. | Method of making a semiconductor device having a grown polysilicon layer |
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