JPS61163664A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61163664A JPS61163664A JP387585A JP387585A JPS61163664A JP S61163664 A JPS61163664 A JP S61163664A JP 387585 A JP387585 A JP 387585A JP 387585 A JP387585 A JP 387585A JP S61163664 A JPS61163664 A JP S61163664A
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 14
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に半絶縁性
基板上にショットキーバリア型あるいはｐｎ接合型の電
界効果トランジスタを作成する際にそのゲート電極を簡
単にかつ精度よく形成することができるゲート電極の形
成方法に関するものである。
基板上にショットキーバリア型あるいはｐｎ接合型の電
界効果トランジスタを作成する際にそのゲート電極を簡
単にかつ精度よく形成することができるゲート電極の形
成方法に関するものである。
一般にＨ−ｖ族化合物半導体を材料とした素上例えばＧ
ａＡｓショットキーバリア型あるいはｐｎ接合型電界効
果トランジスタ（以下、ＧａＡｓＦＢＴと略称する）を
作成するにあたって、ゲート長を短かく、シかも精度よ
く形成することは、素子特性の向上上よび特性の安定化
にとっては非常に重要なことである。
ａＡｓショットキーバリア型あるいはｐｎ接合型電界効
果トランジスタ（以下、ＧａＡｓＦＢＴと略称する）を
作成するにあたって、ゲート長を短かく、シかも精度よ
く形成することは、素子特性の向上上よび特性の安定化
にとっては非常に重要なことである。
従来この種のＧａＡｓＦＢＴとして接合型ＦＥＴの概略
構造を第２図に示す。同図において、１は半絶縁性Ｇａ
Ａｓ基板、２はどのＧａＡｓ基板１上にエピタキシャル
成長により形成されたｎ型動作層、３はこのｎ型動作層
２上の一部に形成されたｐ型ゲート層、４および５は前
記ｎ型動作層２上にそれぞれ形成されたソースおよびド
レイン電極、６社このソースおよびドレイン電極４．５
間のｐ型ゲート層３上に形成されたゲート電極であり、
このゲー）ＩＦＦｅ２形成はリフトオフ法によって行わ
れている。
構造を第２図に示す。同図において、１は半絶縁性Ｇａ
Ａｓ基板、２はどのＧａＡｓ基板１上にエピタキシャル
成長により形成されたｎ型動作層、３はこのｎ型動作層
２上の一部に形成されたｐ型ゲート層、４および５は前
記ｎ型動作層２上にそれぞれ形成されたソースおよびド
レイン電極、６社このソースおよびドレイン電極４．５
間のｐ型ゲート層３上に形成されたゲート電極であり、
このゲー）ＩＦＦｅ２形成はリフトオフ法によって行わ
れている。
ところで、このようなＧａＡｓＦＥＴにおいてゲート電
極６を形成するには、ｎ形動作層２を含む半絶縁性Ｇａ
Ａｓ基板１上に前もってソースおよびドレイン電極４．
５を形成したのち、この基板１上にフォトレジストを塗
布してノース電極４とドレイン電極５の間にゲート電極
を形成するだめの写真製版を行う。次いで、この写真製
版後にリフトオフ可能なゲート金属材料を蒸着する。そ
の後リフトオフ法にで前記フォトレジストを除去すると
共に、ゲート電極部以外の蒸着金属を除去することによ
り、所定パターンのゲート電極６を形成している。
極６を形成するには、ｎ形動作層２を含む半絶縁性Ｇａ
Ａｓ基板１上に前もってソースおよびドレイン電極４．
５を形成したのち、この基板１上にフォトレジストを塗
布してノース電極４とドレイン電極５の間にゲート電極
を形成するだめの写真製版を行う。次いで、この写真製
版後にリフトオフ可能なゲート金属材料を蒸着する。そ
の後リフトオフ法にで前記フォトレジストを除去すると
共に、ゲート電極部以外の蒸着金属を除去することによ
り、所定パターンのゲート電極６を形成している。
ところが、かかる従来のゲート電極形成方法においては
、リフトオフを確実に行なうために、蒸着ゲート金属膜
厚の２倍以上の厚みを有するフォトレジストを塗布し、
微細加工を施す必要があつた。従って、ゲートのパター
ン形状は写真型版の条件、特に現像条件に大きく左右さ
九、ゲート長が安定して形成することができないばかり
でなく、ＧａＡｓＦＥＴの特性が大きくばらつく原因と
なる欠点があった。
、リフトオフを確実に行なうために、蒸着ゲート金属膜
厚の２倍以上の厚みを有するフォトレジストを塗布し、
微細加工を施す必要があつた。従って、ゲートのパター
ン形状は写真型版の条件、特に現像条件に大きく左右さ
九、ゲート長が安定して形成することができないばかり
でなく、ＧａＡｓＦＥＴの特性が大きくばらつく原因と
なる欠点があった。
本発明は、このような事情に鑑みてなされたもので、リ
フトオフ法を用いることなくゲート電極の微細パターン
を簡単にかつ精度良く形成することができるゲート電極
の形成方法を提供することを目的とする。
フトオフ法を用いることなくゲート電極の微細パターン
を簡単にかつ精度良く形成することができるゲート電極
の形成方法を提供することを目的とする。
本発明による方法は、ＧａＡｓＦＥＴなどのゲート電極
を形成するに際し、半絶縁性基板上に窒化膜。
を形成するに際し、半絶縁性基板上に窒化膜。
酸化膜などの絶縁膜および薄いレジストを順次形成した
”うえ、該レジストをパターンニングしてゲート電極に
相当する領域の前記絶縁膜を選択的に除去する。次いで
前記レジストを剥離したのち、前記絶縁膜をマスクとし
て無電解メッキにより選択的に金属膜を形成することＫ
より、この無電解メッキによる金属膜をゲート電極とし
て形成するものである。
”うえ、該レジストをパターンニングしてゲート電極に
相当する領域の前記絶縁膜を選択的に除去する。次いで
前記レジストを剥離したのち、前記絶縁膜をマスクとし
て無電解メッキにより選択的に金属膜を形成することＫ
より、この無電解メッキによる金属膜をゲート電極とし
て形成するものである。
本発明においては、無電解メッキが窒化膜あるいは酸化
膜などの絶縁膜に付着成長しない性質があることを利用
し、この絶縁膜をゲート形成用マスクとして用いてゲー
ト部分に選択的に無電解メッキを成長させることにより
、レジスト膜厚を薄（してフォトレジストの微細加工条
件を安定化させるとともに１無電解メツキによる密着性
の良い金属膜が得られるので、安定した微細パターンの
ゲート電極を容易に形成することができる。
膜などの絶縁膜に付着成長しない性質があることを利用
し、この絶縁膜をゲート形成用マスクとして用いてゲー
ト部分に選択的に無電解メッキを成長させることにより
、レジスト膜厚を薄（してフォトレジストの微細加工条
件を安定化させるとともに１無電解メツキによる密着性
の良い金属膜が得られるので、安定した微細パターンの
ゲート電極を容易に形成することができる。
以下、本発明を図面に示す実施例に基いて説明する。
第１図（ａ）乃至（Ｃ）は本発明の一実施例によるＧａ
Ａｓ接合型ＦＥＴの製造方法を示す概略の工程断面図で
ある。この実施例では、半絶縁性ＧａＡ ｓ基板１上に
ｎ型動作層２．ｐ型ゲート層３を形成する工程までは従
来と同様であるが、前記半絶縁性ＧａＡｓ基板１上に窒
化膜あるいは酸化膜などの絶縁膜７を被着形成したうえ
、この絶縁膜７の上に薄いフォトレジスト８を塗布する
。次いで、このフォトレジスト８を通常の写真製版によ
り選択的にパターンニングしてゲートパターンを形成し
たのち、ＲＩＥ法によってゲートを形成する領域の絶縁
膜７を除去して開口部９を形成する（第１図（ａ））。
Ａｓ接合型ＦＥＴの製造方法を示す概略の工程断面図で
ある。この実施例では、半絶縁性ＧａＡ ｓ基板１上に
ｎ型動作層２．ｐ型ゲート層３を形成する工程までは従
来と同様であるが、前記半絶縁性ＧａＡｓ基板１上に窒
化膜あるいは酸化膜などの絶縁膜７を被着形成したうえ
、この絶縁膜７の上に薄いフォトレジスト８を塗布する
。次いで、このフォトレジスト８を通常の写真製版によ
り選択的にパターンニングしてゲートパターンを形成し
たのち、ＲＩＥ法によってゲートを形成する領域の絶縁
膜７を除去して開口部９を形成する（第１図（ａ））。
次いで、前記フォトレジスト８を除去し、その絶縁膜７
の開口部９に露出した基板１上のｐ型ゲート層３のＧａ
Ａｓ面に１該絶縁膜７をマスクとして無電解メッキで例
えばＮｉとＡｕの二層膜からなるゲート電極１０を選択
的に形成する（第１図Φ））。しかる後、このゲート電
極１０の図示する左右両側に、ソース電極４およびドレ
イン電極５を従来と同様の写真製版、蒸着、リフトオフ
法などによって形成することにより、第１図（ｃ）Ｋ示
す構造のＧａＡｓＦＥＴを作成することができる。なお
、第１図において第２図と同一または相当部分は同一符
号を示す。
の開口部９に露出した基板１上のｐ型ゲート層３のＧａ
Ａｓ面に１該絶縁膜７をマスクとして無電解メッキで例
えばＮｉとＡｕの二層膜からなるゲート電極１０を選択
的に形成する（第１図Φ））。しかる後、このゲート電
極１０の図示する左右両側に、ソース電極４およびドレ
イン電極５を従来と同様の写真製版、蒸着、リフトオフ
法などによって形成することにより、第１図（ｃ）Ｋ示
す構造のＧａＡｓＦＥＴを作成することができる。なお
、第１図において第２図と同一または相当部分は同一符
号を示す。
このようにして作成されたＧ ａ Ａ ｓ接合型ＦＩＴ
は、ゲート電極を形成するのに、絶縁膜７をゲ−ト形成
用マスクとして用い、ゲート部分に無電解メッキにて選
択的に所定膜厚を有する金属膜を形成することによシ、
従来のり７トオフ法に比べてレジスト膜厚を薄くできる
ので、レジストの微細加工が容易になると共に、その加
工条件が安定化される。従って、ゲート長の短かい微細
パターンのゲート電極を精度良く安定して形成すること
ができ、しかもＧａＡｓＦＥＴの特性のばらつきを低減
することもできる。
は、ゲート電極を形成するのに、絶縁膜７をゲ−ト形成
用マスクとして用い、ゲート部分に無電解メッキにて選
択的に所定膜厚を有する金属膜を形成することによシ、
従来のり７トオフ法に比べてレジスト膜厚を薄くできる
ので、レジストの微細加工が容易になると共に、その加
工条件が安定化される。従って、ゲート長の短かい微細
パターンのゲート電極を精度良く安定して形成すること
ができ、しかもＧａＡｓＦＥＴの特性のばらつきを低減
することもできる。
なお、上記実施例では、半絶縁性Ｇ ａ Ａ ｓ基板を
用いたＧａＡｓ接合型ＦＥＴに適用した場合について示
したが、本発明は、これに限定されるものではなく、そ
の他（７）ＩｎＰ、ＩｎＳｂ、ＧａＡｌＡｓなどの化合
物半導体基板を用いるショットキーバリア型あるいはｐ
ｎ接合型ＦＩｆｌＴのゲート電極を形成する場合にも同
様に適用することができる。
用いたＧａＡｓ接合型ＦＥＴに適用した場合について示
したが、本発明は、これに限定されるものではなく、そ
の他（７）ＩｎＰ、ＩｎＳｂ、ＧａＡｌＡｓなどの化合
物半導体基板を用いるショットキーバリア型あるいはｐ
ｎ接合型ＦＩｆｌＴのゲート電極を形成する場合にも同
様に適用することができる。
また、本発明は、上記ＦＢＴのゲート電極を形成する以
外に１ソースおよびドレイン電極やその他の配線の形成
にも適用し、パターン精度の向上と共に配線抵抗の低減
のために利用することもできる。
外に１ソースおよびドレイン電極やその他の配線の形成
にも適用し、パターン精度の向上と共に配線抵抗の低減
のために利用することもできる。
以上説明したように本発明によれば、無電解メッキを利
用することＫより、従来のリフトオフ法に比べてゲート
電極の微細パターンを容易に精度よく形成することが可
能になり、ショットキーバリア型あるいはｐｎ接合型Ｆ
ＥＴの特性を安定化させることができる効果がある。
用することＫより、従来のリフトオフ法に比べてゲート
電極の微細パターンを容易に精度よく形成することが可
能になり、ショットキーバリア型あるいはｐｎ接合型Ｆ
ＥＴの特性を安定化させることができる効果がある。
第１図（ａ）乃至（ｃ）は本発明の一実施例によるＧａ
Ａｓ接合型ＦＥＴの製造方法を示す概略の工程断面図、
第２図は従来例によるＧ ａ Ａ ｓ接合型ＦＥＴの断
面図である。 １・・拳・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・・ｎ
型動作層、３・・・・ｐ型ゲート層、４＠・・・ンース
電極、５・・・・ドレイン電極、７・・・・絶縁膜、８
・・・・フォトレジスト、９・・・・絶縁膜の開口部、
１０・・・・ゲート電極。
Ａｓ接合型ＦＥＴの製造方法を示す概略の工程断面図、
第２図は従来例によるＧ ａ Ａ ｓ接合型ＦＥＴの断
面図である。 １・・拳・半絶縁性Ｇ ａ Ａ ｓ基板、２・・・・ｎ
型動作層、３・・・・ｐ型ゲート層、４＠・・・ンース
電極、５・・・・ドレイン電極、７・・・・絶縁膜、８
・・・・フォトレジスト、９・・・・絶縁膜の開口部、
１０・・・・ゲート電極。
Claims (1)
- 少なくとも１つの導電型動作層を含む半絶縁性基板上
にシヨツトキーバリア型あるいはｐｎ接合型の電界効果
トランジスタを製造する方法において、前記電界効果ト
ランジスタのゲート電極を形成するに際し、前記半絶縁
性基板上に窒化膜、酸化膜などの絶縁膜および薄いフォ
トレジストを順次形成したうえ、該フォトレジストをパ
ターンニングしてゲート電極に相当する領域の前記絶縁
膜を選択的に除去する工程と、前記フォトレジストを剥
離したのち前記絶縁膜をマスクとして無電解メッキによ
り選択的に金属膜を形成する工程とを具備することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP387585A JPS61163664A (ja) | 1985-01-11 | 1985-01-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP387585A JPS61163664A (ja) | 1985-01-11 | 1985-01-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61163664A true JPS61163664A (ja) | 1986-07-24 |
Family
ID=11569358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP387585A Pending JPS61163664A (ja) | 1985-01-11 | 1985-01-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61163664A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0195564A (ja) * | 1987-10-08 | 1989-04-13 | Toshiba Corp | 半導体装置の製造方法 |
| US5272111A (en) * | 1991-02-05 | 1993-12-21 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor device contact |
| CN100444324C (zh) * | 2005-12-19 | 2008-12-17 | 陈俊彬 | 一种利用无电解电镀制作二极管晶体的方法 |
-
1985
- 1985-01-11 JP JP387585A patent/JPS61163664A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0195564A (ja) * | 1987-10-08 | 1989-04-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0543291B2 (ja) * | 1987-10-08 | 1993-07-01 | Tokyo Shibaura Electric Co | |
| US5272111A (en) * | 1991-02-05 | 1993-12-21 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor device contact |
| CN100444324C (zh) * | 2005-12-19 | 2008-12-17 | 陈俊彬 | 一种利用无电解电镀制作二极管晶体的方法 |
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