JPS6181673A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置特に高周波、高出力用の短ゲート
長の電界効果トランジスタ（ＦＥＴ）に関する。
長の電界効果トランジスタ（ＦＥＴ）に関する。
従来、例えば超高周波帯ＧａＡｓＦ Ｅ Ｔ、高出力Ｇ
ａＡｓＦ Ｅ Ｔ等は、第４図又は第５図に示すような
方法で作られていた。即ち、第４図の場合は、例えばｎ
形のＧａＡｓ基板（１）の−主面上に通常のリングラフ
ィ技術を用いて長さしの開口部（２）を有したホトレジ
スト膜（３）を形成し、この開口部（２）を通じて溶液
エツチングによってＧａＡｓ基＆（１）に凹所（４）を
形成し、次でホトレジスト膜（３）の開口部（２）を通
じてショットキ金属を蒸着して凹所（４）内にショット
キゲート電極（５）を形成する。その後の工程は図示せ
ざるもホトレジストＤＩ！ （３）が除去され、ソース
電極及びドレイン電極がオーミック接続される。
ａＡｓＦ Ｅ Ｔ等は、第４図又は第５図に示すような
方法で作られていた。即ち、第４図の場合は、例えばｎ
形のＧａＡｓ基板（１）の−主面上に通常のリングラフ
ィ技術を用いて長さしの開口部（２）を有したホトレジ
スト膜（３）を形成し、この開口部（２）を通じて溶液
エツチングによってＧａＡｓ基＆（１）に凹所（４）を
形成し、次でホトレジスト膜（３）の開口部（２）を通
じてショットキ金属を蒸着して凹所（４）内にショット
キゲート電極（５）を形成する。その後の工程は図示せ
ざるもホトレジストＤＩ！ （３）が除去され、ソース
電極及びドレイン電極がオーミック接続される。
第５図の場合は、例えばｎ形のＧａＡｓ基板（１）の−
主面上に長さしの開口部（６）を有するホトレジスト層
（７）を被着形成し、次で斜め蒸着（８）により開口部
（６）内の片側にショットキ金属を蒸着してショットキ
ゲート電極（５）を形成する。その後は、ホトレジスト
層（７）が除去され、ソース電極及びドレイン電極がオ
ーミック接続される。この構成ではホトレジスト層（７
）の開口部の長さしが０．５〜０．６μｍであり、斜め
蒸着で０．４〜０．５μｍのゲート長Ｌｇが得られる。
主面上に長さしの開口部（６）を有するホトレジスト層
（７）を被着形成し、次で斜め蒸着（８）により開口部
（６）内の片側にショットキ金属を蒸着してショットキ
ゲート電極（５）を形成する。その後は、ホトレジスト
層（７）が除去され、ソース電極及びドレイン電極がオ
ーミック接続される。この構成ではホトレジスト層（７
）の開口部の長さしが０．５〜０．６μｍであり、斜め
蒸着で０．４〜０．５μｍのゲート長Ｌｇが得られる。
上述の第４図の場合には、溶液エツチングによる凹所（
４）の制御が非常に難しいと同時に、ゲート長ｔ、ｇは
開口部（２）の長さしで決り、０．５μｍ以下の短いゲ
ート長が得られない。
４）の制御が非常に難しいと同時に、ゲート長ｔ、ｇは
開口部（２）の長さしで決り、０．５μｍ以下の短いゲ
ート長が得られない。
また、第５図の場合は０．４〜０．５μｍの短いゲート
長が得られるが、長さしが０．５〜０．６μ曙の開口部
（６）を得る条件出し及びそのホトレジスト条件の管理
が大変厳しく、又斜め蒸着法も相当に高度の熟練作業で
あるため、量産性に問題があった。
長が得られるが、長さしが０．５〜０．６μ曙の開口部
（６）を得る条件出し及びそのホトレジスト条件の管理
が大変厳しく、又斜め蒸着法も相当に高度の熟練作業で
あるため、量産性に問題があった。
本発明は、上述の点に鑑み、０．５μＩ以下の短いゲー
ト長が容易に且つ制御性よく得られるように構成した半
導体装置を提供するものである。
ト長が容易に且つ制御性よく得られるように構成した半
導体装置を提供するものである。
本発明は、半導体基体（１１） （又は（２２））に
形成されたソース領域（１０ｓ）及びドレイン領域（１
０ｄ）と、ソース及びドレイン領域（１０ｇ）及び（１
０ｄ）間に形成されたチャンネル領域（１０ｃ）と、夫
々の領域（１０ｓ ） 、 （１０ｄ ）及び（１０
ｃ）上に形成されたソース電極＜１６）、ドレイン電極
（１７）及びゲート電極（１５）を有して成る。そして
、本発明では特に半導体基体（１１） （又は（２２
） ）の主面に例えば長さしの凹所（１２）を形成し、
或いは主面上に形成した絶縁層（２３）に長さしの開口
部（２４）を形成する如くして半導体基体表面に段部を
形成し、この段部の側壁部にのみ例えば異方性エツチン
グを利用して絶縁体（１４） （又は（２５） ”）
を形成し、この絶縁体（１４） （又は（２５） ）
間によってゲート電極長が規定されるように構成する。
形成されたソース領域（１０ｓ）及びドレイン領域（１
０ｄ）と、ソース及びドレイン領域（１０ｇ）及び（１
０ｄ）間に形成されたチャンネル領域（１０ｃ）と、夫
々の領域（１０ｓ ） 、 （１０ｄ ）及び（１０
ｃ）上に形成されたソース電極＜１６）、ドレイン電極
（１７）及びゲート電極（１５）を有して成る。そして
、本発明では特に半導体基体（１１） （又は（２２
） ）の主面に例えば長さしの凹所（１２）を形成し、
或いは主面上に形成した絶縁層（２３）に長さしの開口
部（２４）を形成する如くして半導体基体表面に段部を
形成し、この段部の側壁部にのみ例えば異方性エツチン
グを利用して絶縁体（１４） （又は（２５） ”）
を形成し、この絶縁体（１４） （又は（２５） ）
間によってゲート電極長が規定されるように構成する。
半導体基体表面に長さしの凹所（１２）又は絶縁層の開
口部（２４）による段部が形成され、この段部の側壁部
にのみ選択的に形成した絶縁体（１４）（又は（２５）
’）によりゲート電極長が規定されることによって、
実質的にゲート長ｔ、ｇが短くなる。
口部（２４）による段部が形成され、この段部の側壁部
にのみ選択的に形成した絶縁体（１４）（又は（２５）
’）によりゲート電極長が規定されることによって、
実質的にゲート長ｔ、ｇが短くなる。
即ち、０．５μ麟以下の短いゲート長Ｌｇが再現性よく
且つ制御性よく得られる。又、絶縁体（１４）（又は（
２５） ”）によりゲート長しｇが決められるためにゲ
ート電極（１５）を容易に厚くすることができ、配線抵
抗が低減できる。従って、高周波、高出力用のＦＥＴ特
性が向上する。
且つ制御性よく得られる。又、絶縁体（１４）（又は（
２５） ”）によりゲート長しｇが決められるためにゲ
ート電極（１５）を容易に厚くすることができ、配線抵
抗が低減できる。従って、高周波、高出力用のＦＥＴ特
性が向上する。
以下、図面を参照して本発明による半導体装置の実施例
をその製法と共に説明する。
をその製法と共に説明する。
第１図は本発明の一実施例を示す。先ず、第１図Ａに示
すように第１導電形例えばｎ形のＧａＡｓ基板（１１）
の−主面に通常のりソグラフィ技術によって長さＬが１
μ隋又はそれ以下の凹所（１２）を形成する。この選択
エツチングは、例えばＣＦ２ＣＩ２によるドライエツチ
ングで行う。尚、ｎ形ＧａＡｓ基板（１１）の表面には
予め高濃度ｎ形層のバッファ層（１３）が形成される。
すように第１導電形例えばｎ形のＧａＡｓ基板（１１）
の−主面に通常のりソグラフィ技術によって長さＬが１
μ隋又はそれ以下の凹所（１２）を形成する。この選択
エツチングは、例えばＣＦ２ＣＩ２によるドライエツチ
ングで行う。尚、ｎ形ＧａＡｓ基板（１１）の表面には
予め高濃度ｎ形層のバッファ層（１３）が形成される。
次に、第１図Ｂに示すように凹所（１２）を含んで一生
面上に例えば５ｉ０２又はＳｉ３Ｎ４等による所定の厚
さの絶縁層（１４）を堆積する。その後、絶縁層（１４
）に対して異方性エツチング法により全面エツチングを
施し、第１図Ｃに示すように凹所（１２）内の側壁部に
のみ絶縁層（１４）を残す。
面上に例えば５ｉ０２又はＳｉ３Ｎ４等による所定の厚
さの絶縁層（１４）を堆積する。その後、絶縁層（１４
）に対して異方性エツチング法により全面エツチングを
施し、第１図Ｃに示すように凹所（１２）内の側壁部に
のみ絶縁層（１４）を残す。
この両側壁部に形成された絶縁層（１４）間の長さｔ、
ｇがゲート長となる。このゲート長Ｌｇは凹所（１２）
の長さしと絶縁層（１４）の堆積厚みｄにより制御され
るもので、Ｌｇ＝Ｌ−２ｄとなる。
ｇがゲート長となる。このゲート長Ｌｇは凹所（１２）
の長さしと絶縁層（１４）の堆積厚みｄにより制御され
るもので、Ｌｇ＝Ｌ−２ｄとなる。
次に、第１図りに示すように凹所（１２）内に臨むチャ
ンネル領域（１０ｃ）にショットキ金属を被着してショ
ットキゲート電極（１５）を形成する。
ンネル領域（１０ｃ）にショットキ金属を被着してショ
ットキゲート電極（１５）を形成する。
ゲート電極（１５）としては例えばＡＮ又はＴｉを下層
とするＴ ｉ ／ Ｐ ｔ ／ Ａ ｕ多層電極が用い
られる。なお、ショットキゲート電極（１５）の形成に
当り、ＡＥであればエツチング法が用いられ、Ｔｉ／
Ｐ ｔ ／ Ａ ｕであればリフトオフ法が用いられる
。
とするＴ ｉ ／ Ｐ ｔ ／ Ａ ｕ多層電極が用い
られる。なお、ショットキゲート電極（１５）の形成に
当り、ＡＥであればエツチング法が用いられ、Ｔｉ／
Ｐ ｔ ／ Ａ ｕであればリフトオフ法が用いられる
。
次に、第１図Ｅに示すようにショットキゲート電極（１
５）を挟む両側の基板主面上即ちソース領域（１０ｓ）
及びドレイン領域（１０ｄ）上に夫々ソース電１ｆｉ（
１６）及びドレイン電極（１７）をオーミックに被着形
成する。ソース電極（１６）及びドレイン電極（１７）
としては例えば、Ｎｉ／＾ｕ−Ｇｅ系の金属を蒸着して
後合金化処理して形成する。
５）を挟む両側の基板主面上即ちソース領域（１０ｓ）
及びドレイン領域（１０ｄ）上に夫々ソース電１ｆｉ（
１６）及びドレイン電極（１７）をオーミックに被着形
成する。ソース電極（１６）及びドレイン電極（１７）
としては例えば、Ｎｉ／＾ｕ−Ｇｅ系の金属を蒸着して
後合金化処理して形成する。
尚、ショットキゲート電極（１５）を形成する第１図り
の工程と、ソース及びドレイン電極（１６）及び（１７
）を形成する第１図Ｅの工程の順序は逆でも良い。
の工程と、ソース及びドレイン電極（１６）及び（１７
）を形成する第１図Ｅの工程の順序は逆でも良い。
斯くして、目的とする所謂リセス構造でゲート長Ｌｇの
短いショットキ障壁形ＧａＡＳＦＥＴ（１８）が得られ
る。
短いショットキ障壁形ＧａＡＳＦＥＴ（１８）が得られ
る。
第２図は本発明の他の実施例である。本例では、先ず第
２図Ａに示すように半絶縁性のにａＡｓ基板（２１）の
主面に臨んでチャンネル層となる′例えばｎ形のＧａＡ
ｓ層（２２）を形成する。そして、この主面全面に５ｉ
Ｏｚ又は５１３Ｎ４、或いは両者の多層構造等の第１の
絶縁層（２３）を堆積して後、この絶縁層（２３）のゲ
ート位置に相当する部分に対して、通常のりソグラフイ
技術によって長さＬが１μｍ又はそれ以下の開口部（２
４）を形成する。
２図Ａに示すように半絶縁性のにａＡｓ基板（２１）の
主面に臨んでチャンネル層となる′例えばｎ形のＧａＡ
ｓ層（２２）を形成する。そして、この主面全面に５ｉ
Ｏｚ又は５１３Ｎ４、或いは両者の多層構造等の第１の
絶縁層（２３）を堆積して後、この絶縁層（２３）のゲ
ート位置に相当する部分に対して、通常のりソグラフイ
技術によって長さＬが１μｍ又はそれ以下の開口部（２
４）を形成する。
次に、第２図Ｂに示すようにＳｉ３Ｎ４又は５ｔ（ｈに
よる第２の絶縁層（２５）を堆積する。この絶縁層（２
５）に対して異方性エツチング法により全面エツチング
を施し、第２図Ｃに示すように第１の絶縁層（２３）の
開口部（２４）内の側壁部のみに第２の絶縁層（２５）
を残す、この両側壁部に形成された絶縁層（２５）の間
の長さＬｇがゲート長となる。
よる第２の絶縁層（２５）を堆積する。この絶縁層（２
５）に対して異方性エツチング法により全面エツチング
を施し、第２図Ｃに示すように第１の絶縁層（２３）の
開口部（２４）内の側壁部のみに第２の絶縁層（２５）
を残す、この両側壁部に形成された絶縁層（２５）の間
の長さＬｇがゲート長となる。
このゲート長Ｌｇは第１図の場合と同様に第１の絶縁層
（２３）の開口部（２４）の長さしと第２の絶縁層（２
５）の堆積厚みｄにより制御される。
（２３）の開口部（２４）の長さしと第２の絶縁層（２
５）の堆積厚みｄにより制御される。
次に、第２図りに示すようにこの第２絶縁層（２５）に
よる側壁部間の開口部（２４）に臨むチャンネル領域（
１０ｃ）にショットキゲート電極（１５）を形成する。
よる側壁部間の開口部（２４）に臨むチャンネル領域（
１０ｃ）にショットキゲート電極（１５）を形成する。
ここで、ゲート電極（１５）の絶縁層（２３）上に跨る
長さＬＨは１μｍ以上あっても、絶縁層（２３）の厚み
ｄを充分とってあれば、むしろ、ゲート抵抗を減少する
ため長さＬＭと厚みＤは大きめにとるを可とする。
長さＬＨは１μｍ以上あっても、絶縁層（２３）の厚み
ｄを充分とってあれば、むしろ、ゲート抵抗を減少する
ため長さＬＭと厚みＤは大きめにとるを可とする。
次に第２図已に示すように絶縁層（２３）に対し、その
ソース領域（１０ｓ）及びドレイン領域＜１０ｄ）に対
応する部分を選択的に開口し、この開口を通じてソース
領域（１０ｓ）及びドレイン領域（１０ｄ）にソース電
極（１６）及びドレイン電極（１７）をオミックに被着
形成する。
ソース領域（１０ｓ）及びドレイン領域＜１０ｄ）に対
応する部分を選択的に開口し、この開口を通じてソース
領域（１０ｓ）及びドレイン領域（１０ｄ）にソース電
極（１６）及びドレイン電極（１７）をオミックに被着
形成する。
この様にして目的とするゲート長の短いショットキ障壁
形ＧａＡｓＦ Ｅ Ｔ （２６）が得られる。
形ＧａＡｓＦ Ｅ Ｔ （２６）が得られる。
尚、接合形ＦＥＴの場合は、第２図Ｂの工程で第２の絶
縁層（２５）としてＳｉ３Ｎ＋層を堆積する。
縁層（２５）としてＳｉ３Ｎ＋層を堆積する。
そして第２図Ｃの工程の後、第３図Ａに示すように絶縁
７！（２３）及び（２５）をマスクとしてＺｎを開管法
により選択拡散してＰ形のゲート領域（２７）を形成す
る。その後、このＰ形のゲート領域（２７）に例えばＡ
Ｊ又はＴｉ／Ｐｔ／Ａｕ多層電極によるゲート電極（１
５’）をオーミック接続し、またｎ形のソース領域（１
０ｓ）及びドレイン領域（１０ｄ）に夫々Ｎｉ／Ａｕ−
Ｇｅ系の金属を蒸着して後合金化処理してソース電極（
１６）及びドレイン電極（１７）をオーミック接続し、
目的の接合形ＦＥＴ（２８）を構成する。
７！（２３）及び（２５）をマスクとしてＺｎを開管法
により選択拡散してＰ形のゲート領域（２７）を形成す
る。その後、このＰ形のゲート領域（２７）に例えばＡ
Ｊ又はＴｉ／Ｐｔ／Ａｕ多層電極によるゲート電極（１
５’）をオーミック接続し、またｎ形のソース領域（１
０ｓ）及びドレイン領域（１０ｄ）に夫々Ｎｉ／Ａｕ−
Ｇｅ系の金属を蒸着して後合金化処理してソース電極（
１６）及びドレイン電極（１７）をオーミック接続し、
目的の接合形ＦＥＴ（２８）を構成する。
尚、上側ではＦＥＴ！ｉｉ体の場合であるが、集積回路
（ＩＣ）にも適用できること勿論である。
（ＩＣ）にも適用できること勿論である。
又、半導体としては、ＧａＡｓ半導体に限らず、他の半
導体を用いることもできる。
導体を用いることもできる。
上述した本発明によれば、半導体基体表面に、長さしの
凹所（１２）又は絶縁層（２３）の開口部（２４）によ
る段部が形成され、この段部の両側壁部にのみ選択的に
形成した絶縁１（１４）又は（２５）により、ゲート電
極長が規定されることによって、実質的に０．５μ−以
下のゲート長Ｌｇを有する高周波、高出力用のＦＥＴ、
！ＩＩちショットキ障壁形ＦＥＴ或いは接合形ＦＥＴが
容易に得られる。
凹所（１２）又は絶縁層（２３）の開口部（２４）によ
る段部が形成され、この段部の両側壁部にのみ選択的に
形成した絶縁１（１４）又は（２５）により、ゲート電
極長が規定されることによって、実質的に０．５μ−以
下のゲート長Ｌｇを有する高周波、高出力用のＦＥＴ、
！ＩＩちショットキ障壁形ＦＥＴ或いは接合形ＦＥＴが
容易に得られる。
また、ゲート電極（１５） 、 （１５’）の半導体
表面に接する長さが段部の側壁部に形成された絶縁層（
１４）又は（２５）により規定されるためゲート電極（
１５） 、 （１５’）としては容易に厚く形成する
ことが可能となり配線抵抗が低減される。この様に本発
明ＦＥＴはゲート長Ｌｇが短く且つゲート電極（１５）
、 （１５’）の厚みが大きくとれるので、ＦＥＴ
特性が向上する。
表面に接する長さが段部の側壁部に形成された絶縁層（
１４）又は（２５）により規定されるためゲート電極（
１５） 、 （１５’）としては容易に厚く形成する
ことが可能となり配線抵抗が低減される。この様に本発
明ＦＥＴはゲート長Ｌｇが短く且つゲート電極（１５）
、 （１５’）の厚みが大きくとれるので、ＦＥＴ
特性が向上する。
第１図においては、所謂リセス構造で雉いゲート長が得
られるものであり、従って高耐圧で且つ高性能の特性を
もつショットキ障壁形ＧａＡｓＦ Ｅ Ｔが得られる。
られるものであり、従って高耐圧で且つ高性能の特性を
もつショットキ障壁形ＧａＡｓＦ Ｅ Ｔが得られる。
また製法に関しても本発明では異方性エッチジグを利用
した所謂セルファラインによりゲート長ｔ、ｇの矩いＧ
ａＡｓＦ Ｅ Ｔが得られる。特にゲート長Ｌｇは最初
の凹所（１２）又は開口部（２４）の長さＬと、次に堆
積する絶縁層（１４）又は（２５）の厚みｄにより制御
されるので、０．５μＩ以下のゲート長Ｌｇが容易且つ
制御性よ（得られる。従って本発明に係る製法は、絶縁
層（１４）又は（２５）を堆積する際のＣＶＤ （気相
化学成長）の条件さえ管理すれば再現性、制御性の点で
も量産化技術として使用できる。
した所謂セルファラインによりゲート長ｔ、ｇの矩いＧ
ａＡｓＦ Ｅ Ｔが得られる。特にゲート長Ｌｇは最初
の凹所（１２）又は開口部（２４）の長さＬと、次に堆
積する絶縁層（１４）又は（２５）の厚みｄにより制御
されるので、０．５μＩ以下のゲート長Ｌｇが容易且つ
制御性よ（得られる。従って本発明に係る製法は、絶縁
層（１４）又は（２５）を堆積する際のＣＶＤ （気相
化学成長）の条件さえ管理すれば再現性、制御性の点で
も量産化技術として使用できる。
第１図Ａ−Ｅは本発明による半導体装置の一実施例を示
す工程順の断面図、第２図Ａ−Ｅは本発明の半導体装置
の他の実施例を示す工程順の断面図、第３図Ａ及びＢは
本発明の半導体装置のさらに他の実施例を示す工程順の
断面図、第４図及び第５図は夫々従来の半導体装置の例
を示す断面図である。 （１１）はｎ形ＧａＡｓ基板、（１２）は凹所、（１４
）は絶縁層、（１５）はショットキゲート電極、（１６
）はソース電極、（１７）はドレイン電極、（２３）は
絶縁層、（２４）は開口部、（２５）は絶縁層、Ｌｇは
ゲート長である。 第２図
す工程順の断面図、第２図Ａ−Ｅは本発明の半導体装置
の他の実施例を示す工程順の断面図、第３図Ａ及びＢは
本発明の半導体装置のさらに他の実施例を示す工程順の
断面図、第４図及び第５図は夫々従来の半導体装置の例
を示す断面図である。 （１１）はｎ形ＧａＡｓ基板、（１２）は凹所、（１４
）は絶縁層、（１５）はショットキゲート電極、（１６
）はソース電極、（１７）はドレイン電極、（２３）は
絶縁層、（２４）は開口部、（２５）は絶縁層、Ｌｇは
ゲート長である。 第２図
Claims (1)
- 半導体基体に形成されたソース領域及びドレイン領域
と、該ソース及びドレイン領域間に形成されたチャンネ
ル領域と、上記夫々の領域上に形成されたソース電極、
ドレイン電極及びゲート電極を有する半導体装置におい
て、上記半導体基体表面の段部の側壁部に形成された絶
縁体によって上記ゲート電極長が規定されて成る半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20338784A JPS6181673A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20338784A JPS6181673A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6181673A true JPS6181673A (ja) | 1986-04-25 |
Family
ID=16473194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20338784A Pending JPS6181673A (ja) | 1984-09-28 | 1984-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181673A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251080A (ja) * | 1985-04-27 | 1986-11-08 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
| JPS62156876A (ja) * | 1985-12-28 | 1987-07-11 | Matsushita Electronics Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772384A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| JPS58159381A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 半導体装置 |
-
1984
- 1984-09-28 JP JP20338784A patent/JPS6181673A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772384A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| JPS58159381A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 半導体装置 |
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| JPS61251080A (ja) * | 1985-04-27 | 1986-11-08 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
| JPS62156876A (ja) * | 1985-12-28 | 1987-07-11 | Matsushita Electronics Corp | 半導体装置 |
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