JPS6252957B2 - - Google Patents
Info
- Publication number
- JPS6252957B2 JPS6252957B2 JP55014530A JP1453080A JPS6252957B2 JP S6252957 B2 JPS6252957 B2 JP S6252957B2 JP 55014530 A JP55014530 A JP 55014530A JP 1453080 A JP1453080 A JP 1453080A JP S6252957 B2 JPS6252957 B2 JP S6252957B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- source
- electrode
- gate
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/877—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having recessed gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタにおけるゲート
電極の形成方法に関するものである。
電極の形成方法に関するものである。
高周波用電界効果トランジスタ、とりわけ
GaAsを用いたシヨツトキーバリヤ接合ゲート型
電界効果トランジスタ（GaAs MESFET）はSi
バイポーラトランジスタの特性限界を打破するマ
イクロ波トランジスタとしてすでに実用化されて
いる。このようなマイクロ波において高利得高出
力でかつ高信頼度のGaAs MESFETを得るため
にはソース抵抗を低減し、ドレイン耐圧およびゲ
ート逆耐圧を高くすることが重要である。通常、
高出力用のGaAs MESFETは最小の面積で最大
のゲート幅を達成するため第１図の要部断面図に
示すようにソース電極１およびドレイン電極２を
交互に配置し、その間にゲート電極３を配置する
構造がとられており、ドレインの高耐圧化は半導
体動作層４のゲート電極３を配置するチヤネル部
５を掘込んだいわゆるリセス構造にすることによ
り実現されている。なおここで６は半絶縁性基板
である。このリセス内でソース抵抗を最小にし、
かつ最大のゲート逆耐圧を得るためにはゲート電
極３を極力ソース電極１側に寄せる必要がある。
しかしながら従来、ゲート電極３は掘込みリフト
オフ法即ち、チヤネル部５形成部分の動作層４上
に１μｍあるいはそれ以下の開口部を有するホト
レジスト層を設け開口部をリセスした後直上から
ゲート金属を蒸着し、ホトレジストを取り除くこ
とにより開口部にゲート電極３を形成する方法が
とられているため、ゲート電極３は必然的にリセ
ス部の中央部に位置することになる。従つてソー
ス抵抗を低減することができない。また直上から
ずれた方向で蒸着された場合にはソース電極とド
レイン電極が交互に配置されているため、ドレイ
ン電極２側に寄つたゲート電極３が一つおきに形
成されてしまい著しくゲート逆耐圧が低下する。
GaAsを用いたシヨツトキーバリヤ接合ゲート型
電界効果トランジスタ（GaAs MESFET）はSi
バイポーラトランジスタの特性限界を打破するマ
イクロ波トランジスタとしてすでに実用化されて
いる。このようなマイクロ波において高利得高出
力でかつ高信頼度のGaAs MESFETを得るため
にはソース抵抗を低減し、ドレイン耐圧およびゲ
ート逆耐圧を高くすることが重要である。通常、
高出力用のGaAs MESFETは最小の面積で最大
のゲート幅を達成するため第１図の要部断面図に
示すようにソース電極１およびドレイン電極２を
交互に配置し、その間にゲート電極３を配置する
構造がとられており、ドレインの高耐圧化は半導
体動作層４のゲート電極３を配置するチヤネル部
５を掘込んだいわゆるリセス構造にすることによ
り実現されている。なおここで６は半絶縁性基板
である。このリセス内でソース抵抗を最小にし、
かつ最大のゲート逆耐圧を得るためにはゲート電
極３を極力ソース電極１側に寄せる必要がある。
しかしながら従来、ゲート電極３は掘込みリフト
オフ法即ち、チヤネル部５形成部分の動作層４上
に１μｍあるいはそれ以下の開口部を有するホト
レジスト層を設け開口部をリセスした後直上から
ゲート金属を蒸着し、ホトレジストを取り除くこ
とにより開口部にゲート電極３を形成する方法が
とられているため、ゲート電極３は必然的にリセ
ス部の中央部に位置することになる。従つてソー
ス抵抗を低減することができない。また直上から
ずれた方向で蒸着された場合にはソース電極とド
レイン電極が交互に配置されているため、ドレイ
ン電極２側に寄つたゲート電極３が一つおきに形
成されてしまい著しくゲート逆耐圧が低下する。
本発明の目的は上記のような問題点を解決せし
めた新しいFETのゲート電極の形成方法を提供
することにある。
めた新しいFETのゲート電極の形成方法を提供
することにある。
本発明によれば、半絶縁性基板上に半導体動作
領域があり、該動作領域上に複数のソース電極と
ドレイン電極が交互に配置され、ソース・ドレイ
ン電極間に接合型のゲート電極を有する電界効果
トランジスタのゲート電極形成において、ゲート
電極形成部分が開口したSiO2等の絶縁膜を半導
体動作層上に形成し、次に該開口部の露出した動
作層表面をエツチングして掘込む工程及びソース
電極形成部分上にソース電極側からのゲート金属
の斜め蒸着を遮へいするのに十分な厚さの厚膜の
ホトレジスト層あるいは厚めつき層を選択的に設
ける工程とを行なつた後、ウエーハの法線に対し
て同角度をもつ二方向からゲート金属を斜め蒸着
することにより、前記掘込み部にセルフアライン
的にゲート電極を掘込み部の中心よりソース電極
側に寄せて形成することを特徴とするゲート電極
の形成方法が得られる。
領域があり、該動作領域上に複数のソース電極と
ドレイン電極が交互に配置され、ソース・ドレイ
ン電極間に接合型のゲート電極を有する電界効果
トランジスタのゲート電極形成において、ゲート
電極形成部分が開口したSiO2等の絶縁膜を半導
体動作層上に形成し、次に該開口部の露出した動
作層表面をエツチングして掘込む工程及びソース
電極形成部分上にソース電極側からのゲート金属
の斜め蒸着を遮へいするのに十分な厚さの厚膜の
ホトレジスト層あるいは厚めつき層を選択的に設
ける工程とを行なつた後、ウエーハの法線に対し
て同角度をもつ二方向からゲート金属を斜め蒸着
することにより、前記掘込み部にセルフアライン
的にゲート電極を掘込み部の中心よりソース電極
側に寄せて形成することを特徴とするゲート電極
の形成方法が得られる。
前記本発明によれば、ゲート電極はリセス内の
ソース電極寄りにセルフアライン的に形成される
ため、ソース抵抗の低減とゲートの高逆耐圧化を
同時に図ることができる。
ソース電極寄りにセルフアライン的に形成される
ため、ソース抵抗の低減とゲートの高逆耐圧化を
同時に図ることができる。
以下、本発明の実施例としてＸ−バンドの高出
力用GaAs MESFETを例にとり詳しく説明す
る。
力用GaAs MESFETを例にとり詳しく説明す
る。
第２図は本発明の実施例を説明するための図
で、製作工程の要部断面図を示す。まず最初に半
絶縁性GaAs基板２１にｎ型GaAs能動動作層２２
（電子濃度ｎ1017cm-3、厚さｔ１μｍ）をエ
ピタキシヤル成長させ、その上をSiO2膜２３
（膜厚〜0.6μｍ）で被覆する（第２図ａ）。次に
チヤネル形成部分のSiO2膜２３をスパツターエ
ツチングして１μｍ程度の開口部２４を形成した
後H2SO4：H2O2：H2O系のエツチング液を用い
て開口部の動作層２２を所定のピンチオフ電圧
（〜5V）になるまで掘込む（リセス形成）。
で、製作工程の要部断面図を示す。まず最初に半
絶縁性GaAs基板２１にｎ型GaAs能動動作層２２
（電子濃度ｎ1017cm-3、厚さｔ１μｍ）をエ
ピタキシヤル成長させ、その上をSiO2膜２３
（膜厚〜0.6μｍ）で被覆する（第２図ａ）。次に
チヤネル形成部分のSiO2膜２３をスパツターエ
ツチングして１μｍ程度の開口部２４を形成した
後H2SO4：H2O2：H2O系のエツチング液を用い
て開口部の動作層２２を所定のピンチオフ電圧
（〜5V）になるまで掘込む（リセス形成）。
ここでは約0.8μｍ掘込めば所定のピンチオフ
電圧が得られる。次にソースおよびドレイン形成
部分のSiO2膜２３をバツフアーHFで除去し、第
２図ｂに示すようなAuGeNi合金からなるソース
電極２５およびドレイン電極２６を通常のホトプ
ロセスおよびリフトオフ法を用いて形成する。
電圧が得られる。次にソースおよびドレイン形成
部分のSiO2膜２３をバツフアーHFで除去し、第
２図ｂに示すようなAuGeNi合金からなるソース
電極２５およびドレイン電極２６を通常のホトプ
ロセスおよびリフトオフ法を用いて形成する。
その後接触抵抗を小さくするため450℃、一分
間程度熱処理を施した後、第２図ｃに示すように
ソース電極２５上のみにホトレジストを数回重ね
塗りをすることにより、６〜８μｍ程度のホトレ
ジストの層２７を形成する。次に第２図ｄの矢印
で示すようなウエーハの法線に対して同角度をも
つ二方向からゲート金属としてAlを約0.5μｍ斜
め蒸着すると、第２図ｄに示すようにSiO2の開
口部２４を通してリセス部分の中心よりソース電
極２５側に寄つた位置にゲート電極２８が形成さ
れる。
間程度熱処理を施した後、第２図ｃに示すように
ソース電極２５上のみにホトレジストを数回重ね
塗りをすることにより、６〜８μｍ程度のホトレ
ジストの層２７を形成する。次に第２図ｄの矢印
で示すようなウエーハの法線に対して同角度をも
つ二方向からゲート金属としてAlを約0.5μｍ斜
め蒸着すると、第２図ｄに示すようにSiO2の開
口部２４を通してリセス部分の中心よりソース電
極２５側に寄つた位置にゲート電極２８が形成さ
れる。
ここでホトレジスト層２７はリセス部に蒸着さ
れるAlを一方向のみに抑え他の方向からのAlを
遮へいする働らきをする。ウエーハの法線に対し
てそれぞれ30゜の方向から蒸着する場合を例にと
ると、ソース・ドレイン電極間間隔が５μｍのと
き、ホトレジスト層２７の厚さは７μｍ程度にす
ればよく、この場合にはリセス部の中心から約
0.5μｍソース電極２５側に寄つた位置に約0.6μ
ｍのゲート長のゲート電極２８が形成される。次
に第２図ｅに示すように開口部２４および開口部
近傍をホトレジスト３０で覆い、ゲート電極２８
を除くAl膜２９を60℃程度のH3PO4液でエツチン
グして除去し、最後にホトレジストをアセント等
でとり除くことにより、第２図ｆに示すようなソ
ース電極２５寄りのゲート電極２８をもつGaAs
FETができ上る。
れるAlを一方向のみに抑え他の方向からのAlを
遮へいする働らきをする。ウエーハの法線に対し
てそれぞれ30゜の方向から蒸着する場合を例にと
ると、ソース・ドレイン電極間間隔が５μｍのと
き、ホトレジスト層２７の厚さは７μｍ程度にす
ればよく、この場合にはリセス部の中心から約
0.5μｍソース電極２５側に寄つた位置に約0.6μ
ｍのゲート長のゲート電極２８が形成される。次
に第２図ｅに示すように開口部２４および開口部
近傍をホトレジスト３０で覆い、ゲート電極２８
を除くAl膜２９を60℃程度のH3PO4液でエツチン
グして除去し、最後にホトレジストをアセント等
でとり除くことにより、第２図ｆに示すようなソ
ース電極２５寄りのゲート電極２８をもつGaAs
FETができ上る。
なお、以上の実施例では遮へい材として厚膜の
ホトレジスト層を、ゲート金属としてAlを用い
た場合について述べたが、ホトレジスト層の代り
に他の遮へい機能を持つたもの例えばAuの厚め
つき層を、一方Alの代りに他のゲート金属例え
ばTiPtAuを用いた場合にも同様に適用できる。
この例のように、ソースおよびドレイン電極の
AuGeNi合金と反応を起さない遮へい材およびゲ
ート金属を用いた場合には、蒸着後のゲート金属
のエツチング工程を省略することができる。
ホトレジスト層を、ゲート金属としてAlを用い
た場合について述べたが、ホトレジスト層の代り
に他の遮へい機能を持つたもの例えばAuの厚め
つき層を、一方Alの代りに他のゲート金属例え
ばTiPtAuを用いた場合にも同様に適用できる。
この例のように、ソースおよびドレイン電極の
AuGeNi合金と反応を起さない遮へい材およびゲ
ート金属を用いた場合には、蒸着後のゲート金属
のエツチング工程を省略することができる。
以上述べてきたように、本発明によるゲート電
極の形成方法を用いれば、ゲート電極はリセス内
のソース電極寄りにセルフアライン的に形成され
るため、ソース抵抗の低減とゲートの高逆耐圧化
を同時に図ることができ、その結果、Ｘ−バンド
以上の高周波においても高利得高出力でかつ高信
頼度のGaAs MESFETを得ることが可能となつ
た。
極の形成方法を用いれば、ゲート電極はリセス内
のソース電極寄りにセルフアライン的に形成され
るため、ソース抵抗の低減とゲートの高逆耐圧化
を同時に図ることができ、その結果、Ｘ−バンド
以上の高周波においても高利得高出力でかつ高信
頼度のGaAs MESFETを得ることが可能となつ
た。
第１図は従来の高出力用GaAs MESFETの構
造を示す要部断面図で、１はソース電極、２はド
レイン電極、３はゲート電極、４は半導体動作
層、５はチヤネル部、６は半絶縁性基板を示す。 第２図は本発明の一実施例を説明するための図
で主要製作工程における素子の要部断面図で、２
１は半絶縁性GaAs基板、２２はGaAs動作層、２
３はSiO2膜、２４はSiO2膜２３の開口部、２５
はソース電極、２６はドレイン電極、２７は厚膜
のホトレジスト層、２８はゲート電極、２９は
Al膜、３０はホトレジストを示す。
造を示す要部断面図で、１はソース電極、２はド
レイン電極、３はゲート電極、４は半導体動作
層、５はチヤネル部、６は半絶縁性基板を示す。 第２図は本発明の一実施例を説明するための図
で主要製作工程における素子の要部断面図で、２
１は半絶縁性GaAs基板、２２はGaAs動作層、２
３はSiO2膜、２４はSiO2膜２３の開口部、２５
はソース電極、２６はドレイン電極、２７は厚膜
のホトレジスト層、２８はゲート電極、２９は
Al膜、３０はホトレジストを示す。
Claims (1)
- １ 半絶縁性基板上に半導体動作層領域があり、
該動作領域上に複数のソース電極とドレイン電極
が交互に配置され、ソース、ドレイン電極間に接
合型のゲート電極を有する電界効果トランジスタ
のゲート電極形成において、ゲート電極形成部分
が開口したSiO2等の絶縁膜を半導体動作層上に
形成し、次に該開口部の露出した半導体動作層表
面をエツチングして掘込む工程及びソース電極形
成部分上にソース電極側からのゲート金属の斜め
蒸着を遮へいするのに十分な厚さの厚膜のホトレ
ジスト層あるいは厚めつき層を選択的に設ける工
程とを行なつた後、ウエーハの法線に対して同角
度をもつ二方向からゲート金属を斜め蒸着するこ
とにより、前記掘込み部にセルフアライン的にゲ
ート電極を掘込み部の中心よりソース電極側に寄
せて形成することを特徴とするゲート電極の形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1453080A JPS56112759A (en) | 1980-02-08 | 1980-02-08 | Formation of gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1453080A JPS56112759A (en) | 1980-02-08 | 1980-02-08 | Formation of gate electrode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56112759A JPS56112759A (en) | 1981-09-05 |
| JPS6252957B2 true JPS6252957B2 (ja) | 1987-11-07 |
Family
ID=11863689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1453080A Granted JPS56112759A (en) | 1980-02-08 | 1980-02-08 | Formation of gate electrode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56112759A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147466A (ja) * | 1983-02-10 | 1984-08-23 | Sony Corp | シヨツトキ・バリア・ゲ−ト型ｆｅｔ |
| JPS59175773A (ja) * | 1983-03-26 | 1984-10-04 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPS59224175A (ja) * | 1983-06-03 | 1984-12-17 | Nec Corp | 電界効果トランジスタ |
| JPH06260507A (ja) * | 1993-03-05 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1980
- 1980-02-08 JP JP1453080A patent/JPS56112759A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56112759A (en) | 1981-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0354464B2 (ja) | ||
| JP3294411B2 (ja) | 半導体装置の製造方法 | |
| JPH03292744A (ja) | 化合物半導体装置およびその製造方法 | |
| JPS6252957B2 (ja) | ||
| JPS61188966A (ja) | 高速半導体装置の製造方法 | |
| JPS61248570A (ja) | Ｍｅｓｆｅｔ装置およびその製造方法 | |
| JP2822404B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS6323668B2 (ja) | ||
| JPH03211839A (ja) | 化合物半導体装置及びその製造方法 | |
| JPH0360178B2 (ja) | ||
| JPS6239834B2 (ja) | ||
| JPH11354542A (ja) | 半導体装置及びその製造方法 | |
| JPS62115781A (ja) | 電界効果トランジスタ | |
| JPS58123779A (ja) | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 | |
| JPS6366432B2 (ja) | ||
| JPS6129555B2 (ja) | ||
| JPH04212428A (ja) | 半導体装置の製造方法 | |
| JPS6250991B2 (ja) | ||
| JPH0523496B2 (ja) | ||
| JPH0217935B2 (ja) | ||
| JPS58135667A (ja) | 半導体装置 | |
| JPH05152338A (ja) | 化合物半導体装置 | |
| JPS61280671A (ja) | 化合物半導体装置の製造方法 | |
| JPS59181067A (ja) | 電界効果トランジスタの製造方法 | |
| JPS58112372A (ja) | 半導体装置の製造方法 |