JPS6366432B2 - - Google Patents
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- JPS6366432B2 JPS6366432B2 JP3032881A JP3032881A JPS6366432B2 JP S6366432 B2 JPS6366432 B2 JP S6366432B2 JP 3032881 A JP3032881 A JP 3032881A JP 3032881 A JP3032881 A JP 3032881A JP S6366432 B2 JPS6366432 B2 JP S6366432B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はシヨツトキ障壁接合をゲート電極に用
いたマイクロ波用GaAsシヨツトキゲート型電界
効果トランジスタ（GaAs MESFET）、特に高
出力用のGaAs MESFETの製造方法に関する。
いたマイクロ波用GaAsシヨツトキゲート型電界
効果トランジスタ（GaAs MESFET）、特に高
出力用のGaAs MESFETの製造方法に関する。
GaAs MESFETは、Siバイポーラトランジス
タの特性限界を打破するマイクロ波トランジスタ
としてすでに実用化されている。このようなマイ
クロ波において高利得、高出力でかつ高依頼度の
GaAs MESFETを得るためには、ゲート長を短
縮するとともにソース抵抗を低減し、ドレイン耐
圧を高くすることが重要である。通常、高出力用
のGaAs MESFETは最小の面積で最大のゲート
幅を達成するため、第１図の要部断面図に示すよ
うにソース電極１およびドレイン電極２を交互に
配置し、その間にゲート電極３を配置する構造が
とられており、ドレインの高耐圧化は半導体動作
層４のゲート電極３を配置するチヤネル部を掘り
込んだいわゆるリセス構造にすることにより実現
されている。なおここで５は半絶縁性基板であ
る。現在、高出力用GaAs MESFETには、第１
図ａのようにリセスの側面が急峻になつている構
造（Abrupt Recess、AR構造）あるいは第１図
ｂのようにリセスの側面が緩い勾配のテーパ状に
なつている構造（Graded RecessGR構造）のい
ずれかのリセス構造が援用されているが、これら
のリセス構造には以下に述べるようにそれぞれ一
長一短がある。即ち、第１図ａのAR構造では動
作層厚みが急激に変化しているドレイン電極側の
リセス段差部６への電界集中が生じ、これによつ
て利得、効率の改善が妨げられている。一方、第
１図ｂのGR構造では動作層厚みが除々に変化し
ているので、AR構造において問題となつた局部
的な電界集中は緩和されるが、ソース・ゲート間
距離が必然的に長くなり、ソース抵抗が増大して
しまう欠点があつた。
タの特性限界を打破するマイクロ波トランジスタ
としてすでに実用化されている。このようなマイ
クロ波において高利得、高出力でかつ高依頼度の
GaAs MESFETを得るためには、ゲート長を短
縮するとともにソース抵抗を低減し、ドレイン耐
圧を高くすることが重要である。通常、高出力用
のGaAs MESFETは最小の面積で最大のゲート
幅を達成するため、第１図の要部断面図に示すよ
うにソース電極１およびドレイン電極２を交互に
配置し、その間にゲート電極３を配置する構造が
とられており、ドレインの高耐圧化は半導体動作
層４のゲート電極３を配置するチヤネル部を掘り
込んだいわゆるリセス構造にすることにより実現
されている。なおここで５は半絶縁性基板であ
る。現在、高出力用GaAs MESFETには、第１
図ａのようにリセスの側面が急峻になつている構
造（Abrupt Recess、AR構造）あるいは第１図
ｂのようにリセスの側面が緩い勾配のテーパ状に
なつている構造（Graded RecessGR構造）のい
ずれかのリセス構造が援用されているが、これら
のリセス構造には以下に述べるようにそれぞれ一
長一短がある。即ち、第１図ａのAR構造では動
作層厚みが急激に変化しているドレイン電極側の
リセス段差部６への電界集中が生じ、これによつ
て利得、効率の改善が妨げられている。一方、第
１図ｂのGR構造では動作層厚みが除々に変化し
ているので、AR構造において問題となつた局部
的な電界集中は緩和されるが、ソース・ゲート間
距離が必然的に長くなり、ソース抵抗が増大して
しまう欠点があつた。
本発明の目的はこれらの欠点を取り除いた新し
い電界効果トランジスタの製造方法を提供するこ
とにある。
い電界効果トランジスタの製造方法を提供するこ
とにある。
本発明によれば、半絶縁性基板上に半導体動作
層領域があり、該動作層領域上に複数のソース電
極とドレイン電極が交互に配置され、ソース・ド
レイン電極間に接合型のゲート電極を有する電界
効果トランジスタにおいて、前記半導体動作層表
面のドレイン電極形成部分に該半導体動作層に対
する接着性が良く、かつ低硬度の第１の絶縁膜を
形成した後、さらにその表面上に該半導体動作層
に対する接着性が良く、かつ高硬度の第２の絶縁
膜を二方向からの斜め蒸着により形成し、ゲート
電極形成部分の該第２の絶縁膜の膜厚をソース電
極形成部分の膜厚より薄く形成した後、化学ユツ
チング処理を施してゲート電極形成部分を選択的
に開口し、次に第１および第２の絶縁膜をマスク
として、前記半導体動作層の選択的な陽極酸化と
形成された酸化膜の除去を行なつてゲート部分を
リセスした後、前記半導体動作層とシヨツトキ障
壁を形成する金属を直上より被着して該リセス底
部にゲート電極を形成し、次に前記第１の絶縁膜
を除去することにより該絶縁膜上の前記金属を除
去し、さらに前記リセス部をホトレジストで選択
的に被覆した後、前記金属および第２の絶縁膜を
化学ユツチングで除去し、該ホトレジストの除去
後、前記リセス外部にソース電極とドレイン電極
を交互に形成することを特徴とするシヨツトキ障
壁ゲート型電界効果トランジスタの製造方法が得
られる。
層領域があり、該動作層領域上に複数のソース電
極とドレイン電極が交互に配置され、ソース・ド
レイン電極間に接合型のゲート電極を有する電界
効果トランジスタにおいて、前記半導体動作層表
面のドレイン電極形成部分に該半導体動作層に対
する接着性が良く、かつ低硬度の第１の絶縁膜を
形成した後、さらにその表面上に該半導体動作層
に対する接着性が良く、かつ高硬度の第２の絶縁
膜を二方向からの斜め蒸着により形成し、ゲート
電極形成部分の該第２の絶縁膜の膜厚をソース電
極形成部分の膜厚より薄く形成した後、化学ユツ
チング処理を施してゲート電極形成部分を選択的
に開口し、次に第１および第２の絶縁膜をマスク
として、前記半導体動作層の選択的な陽極酸化と
形成された酸化膜の除去を行なつてゲート部分を
リセスした後、前記半導体動作層とシヨツトキ障
壁を形成する金属を直上より被着して該リセス底
部にゲート電極を形成し、次に前記第１の絶縁膜
を除去することにより該絶縁膜上の前記金属を除
去し、さらに前記リセス部をホトレジストで選択
的に被覆した後、前記金属および第２の絶縁膜を
化学ユツチングで除去し、該ホトレジストの除去
後、前記リセス外部にソース電極とドレイン電極
を交互に形成することを特徴とするシヨツトキ障
壁ゲート型電界効果トランジスタの製造方法が得
られる。
本発明は以下に述べるような実験事実を基にし
てなされたものである。即ち、選択的な陽極酸化
のマスクとして半導体動作層との接着性が良く、
かつ高硬度の絶縁膜、例えばSiO2膜を用いると
該SiO2膜下への酸化膜の形成は深さ方向の約0.8
倍ほどで、かつ形成されたリセスの側面は急峻に
なる。一方、マスクとして半導体動作層との接着
性が良く、かつ低硬度の絶縁膜、例えばポジ型の
ホトレジスト膜を用いると該レジスト膜下への酸
化膜の形成は深さ方向の約４倍ほどにもなり、か
つ形成されたリセスの側面はテーパ状になる。従
つてリセス形成部分のソース電極側にSiO2膜を
形成し、さらにリセス形成部分のドレイン電極側
にレジスト膜を形成し、次にこれらの絶縁膜をマ
スクとして半導体動作層表面を陽極酸化すれば、
ソース電極側のリセス側面が急峻で、さらに、ド
レイン電極側のリセス側面が約15゜程度の緩いテ
ーパをもつたリセス構造が得られる。
てなされたものである。即ち、選択的な陽極酸化
のマスクとして半導体動作層との接着性が良く、
かつ高硬度の絶縁膜、例えばSiO2膜を用いると
該SiO2膜下への酸化膜の形成は深さ方向の約0.8
倍ほどで、かつ形成されたリセスの側面は急峻に
なる。一方、マスクとして半導体動作層との接着
性が良く、かつ低硬度の絶縁膜、例えばポジ型の
ホトレジスト膜を用いると該レジスト膜下への酸
化膜の形成は深さ方向の約４倍ほどにもなり、か
つ形成されたリセスの側面はテーパ状になる。従
つてリセス形成部分のソース電極側にSiO2膜を
形成し、さらにリセス形成部分のドレイン電極側
にレジスト膜を形成し、次にこれらの絶縁膜をマ
スクとして半導体動作層表面を陽極酸化すれば、
ソース電極側のリセス側面が急峻で、さらに、ド
レイン電極側のリセス側面が約15゜程度の緩いテ
ーパをもつたリセス構造が得られる。
このようにリセス側面の勾配がソース電極側で
急峻で、ドレイン電極側でテーパ状であるリセス
構造のGaAs MESFETはソース抵抗が低いばか
りでなく、リセスのドレイン側における局部的な
電界集中を緩和することができる。
急峻で、ドレイン電極側でテーパ状であるリセス
構造のGaAs MESFETはソース抵抗が低いばか
りでなく、リセスのドレイン側における局部的な
電界集中を緩和することができる。
以下、本発明の実施例としてＸ―バンドの高出
力用GaAs MESFETを例にとり詳しく説明す
る。
力用GaAs MESFETを例にとり詳しく説明す
る。
第２図ａ〜ｆは本発明の実施例を説明するため
の図で、製作工程の要部断面図を示す。第２図ａ
に示すように、まず最初に半絶縁性GaAs基板２
０上にｎ型GaAs能動動作層２１（電子濃度ｎ
1017cm-3厚さｔ0.8μm）をエピタキシヤル成長
させ、その上にホトレジスト層（AZ1350J）２２
を約1μmの厚さに形成する。通常のホトプロセス
により、ドレイン電極形成部分のホトレジスト層
が選択的に残るようにホトレジスト層２２をパタ
ーニングする。次にSiO2膜２３を二方向からの
斜め蒸着例えばウエーハの法線に対してそれぞれ
30゜の方向から約2000Å電子線蒸着法により形成
する。このときホトレジスト層２２の側壁および
側壁から約0.5μmの範囲はホトレジスト層２２に
遮へいされるため一方向のみしか蒸着されず膜厚
が薄くなる。次にバツフアHF液を用いてSiO2膜
２３を約2000Åエツチングすると第２図ｂに示す
ように膜厚の薄い部分が選択的に開口する。この
開口幅によつてゲート長が決定される。次に第２
図ｃに示すように開口したGaAs動作層２１表面
を３％酒石酸水溶液１容積とエチレングリコール
２容積とからなる電解液中で陽極酸化しては形成
された酸化膜を除去することを繰り返して所定の
ピンチオフ電圧（〜5V）になるまで掘り込む
（リセス形成）。ここでは約0.6μm掘り込めば所定
のピンチオフ電圧が得られる。このときSiO2膜
２３直下には約0.5μmのサイドエツチングを生
じ、ホトレジスト層２２直下にはテーパ状に約
2.4μmのサイドエツチングを生じる。次に第２図
ｄに示すようにGaAs動作層２１とシヨツトキ障
壁を形成する金属として、例えばA124を直上か
ら約5000Å蒸着し、リセス底部にゲート電極２４
１を形成する。次にアセトン等でホトレジスト２
２およびその表面上のSiO2膜２３、Ａ１２４を
除去した後、第２図ｅに示すようにリセス部およ
びリセス部近傍をホトレジスト２５で覆い、Ａ１
２４を60℃程度のH3po4液でエツチングして除去
し、さらに露出したSiO2膜２３をバツフアーHF
液で除去する。しかる後ホトレジスト２５をアセ
トン等で除去し、最後にソース電極２６、ドレイ
ン電極２７をGaAs動作層２１とオーミツクコン
タクトを形成する金属として、例えばAuGe合金
を通常のリフトオフプロセスで形成すれば、第２
図ｆに示すようなGaAs MESFETの基本構造が
でき上る。
の図で、製作工程の要部断面図を示す。第２図ａ
に示すように、まず最初に半絶縁性GaAs基板２
０上にｎ型GaAs能動動作層２１（電子濃度ｎ
1017cm-3厚さｔ0.8μm）をエピタキシヤル成長
させ、その上にホトレジスト層（AZ1350J）２２
を約1μmの厚さに形成する。通常のホトプロセス
により、ドレイン電極形成部分のホトレジスト層
が選択的に残るようにホトレジスト層２２をパタ
ーニングする。次にSiO2膜２３を二方向からの
斜め蒸着例えばウエーハの法線に対してそれぞれ
30゜の方向から約2000Å電子線蒸着法により形成
する。このときホトレジスト層２２の側壁および
側壁から約0.5μmの範囲はホトレジスト層２２に
遮へいされるため一方向のみしか蒸着されず膜厚
が薄くなる。次にバツフアHF液を用いてSiO2膜
２３を約2000Åエツチングすると第２図ｂに示す
ように膜厚の薄い部分が選択的に開口する。この
開口幅によつてゲート長が決定される。次に第２
図ｃに示すように開口したGaAs動作層２１表面
を３％酒石酸水溶液１容積とエチレングリコール
２容積とからなる電解液中で陽極酸化しては形成
された酸化膜を除去することを繰り返して所定の
ピンチオフ電圧（〜5V）になるまで掘り込む
（リセス形成）。ここでは約0.6μm掘り込めば所定
のピンチオフ電圧が得られる。このときSiO2膜
２３直下には約0.5μmのサイドエツチングを生
じ、ホトレジスト層２２直下にはテーパ状に約
2.4μmのサイドエツチングを生じる。次に第２図
ｄに示すようにGaAs動作層２１とシヨツトキ障
壁を形成する金属として、例えばA124を直上か
ら約5000Å蒸着し、リセス底部にゲート電極２４
１を形成する。次にアセトン等でホトレジスト２
２およびその表面上のSiO2膜２３、Ａ１２４を
除去した後、第２図ｅに示すようにリセス部およ
びリセス部近傍をホトレジスト２５で覆い、Ａ１
２４を60℃程度のH3po4液でエツチングして除去
し、さらに露出したSiO2膜２３をバツフアーHF
液で除去する。しかる後ホトレジスト２５をアセ
トン等で除去し、最後にソース電極２６、ドレイ
ン電極２７をGaAs動作層２１とオーミツクコン
タクトを形成する金属として、例えばAuGe合金
を通常のリフトオフプロセスで形成すれば、第２
図ｆに示すようなGaAs MESFETの基本構造が
でき上る。
以上述べてきたように、本発明によるGaAs
MESFETの製造方法を用いれば、リセスのソー
ス側が急峻でドレイン側がテーパ状のリセス構造
を得ることができるばかりでなく、サブミクロン
のゲート電極を容易に形成でき、かつゲート電極
はリセス内のソース電極寄りにセルフアライン的
に形成されるため、ソース抵抗を低減できるばか
りでなく、ドレイン側における局部的な電界集中
を緩和することができ、その結果、Ｘ―バンド以
上の高周波においても高利得、高出力でかつ特性
の揃つたGaAs MESFETを得ることが可能とな
つた。
MESFETの製造方法を用いれば、リセスのソー
ス側が急峻でドレイン側がテーパ状のリセス構造
を得ることができるばかりでなく、サブミクロン
のゲート電極を容易に形成でき、かつゲート電極
はリセス内のソース電極寄りにセルフアライン的
に形成されるため、ソース抵抗を低減できるばか
りでなく、ドレイン側における局部的な電界集中
を緩和することができ、その結果、Ｘ―バンド以
上の高周波においても高利得、高出力でかつ特性
の揃つたGaAs MESFETを得ることが可能とな
つた。
なお、前述の実施例においては半導体材料とし
てGaAsを用いた場合について述べたが、他の半
導体材料、例えばInp Al GaAs等についても同
様に本発明の思想を適用できることは言うまでも
ない。
てGaAsを用いた場合について述べたが、他の半
導体材料、例えばInp Al GaAs等についても同
様に本発明の思想を適用できることは言うまでも
ない。
第１図ａ〜ｂは従来の高出力用GaAs
MESFETの構造を示す要部断面図で、１はソー
ス電極、２はドレイン電極、３はゲート電極、４
は半導体動作層、５は半絶縁性基板、６はドレイ
ン電極側のリセス段差部を示す。第２図ａ〜ｆは
本発明の一実施例を説明するための図で、主要工
程における素子の要部断面図で、２０は半絶縁性
GaAs基板、２１はｎ型GaAs能動動作層、２２
はホトレジスト層、２３はSiO2膜、２４はAl、
２５はホトレジスト、２６はソース電極、２７は
ドレイン電極、２４１はゲート電極を示す。
MESFETの構造を示す要部断面図で、１はソー
ス電極、２はドレイン電極、３はゲート電極、４
は半導体動作層、５は半絶縁性基板、６はドレイ
ン電極側のリセス段差部を示す。第２図ａ〜ｆは
本発明の一実施例を説明するための図で、主要工
程における素子の要部断面図で、２０は半絶縁性
GaAs基板、２１はｎ型GaAs能動動作層、２２
はホトレジスト層、２３はSiO2膜、２４はAl、
２５はホトレジスト、２６はソース電極、２７は
ドレイン電極、２４１はゲート電極を示す。
Claims (1)
- １ 半絶縁性基板上に半導体動作層領域があり、
該動作層領域上に複数のソース電極とドレイン電
極が交互に配置され、ソース、ドレイン電極間に
接合型のゲート電極を有する電界効果トランジス
タにおいて、前記半導体動作層表面のドレイン電
極形成部分にポジ型のホトレジストから成る第１
の絶縁膜を形成した後、さらにその表面上に
SiO2から成る第２の絶縁膜を二方向からの斜め
蒸着により形成し、ゲート電極形成部分の該第２
の絶縁膜の膜厚をソース電極形成部分の膜厚より
薄く形成した後、化学エツチング処理を施してゲ
ート電極形成部分を選択的に開口し、次に第１お
よび第２の絶縁膜をマスクとして前記半導体動作
層の選択的な陽極酸化を行なつて、前記SiO2膜
下方向への成長が小さく、前記ホトレジスト膜下
方向への成長が大きい酸化膜を形成し、該酸化膜
の除去を行なつてソース側の側面が急峻でドレイ
ン側の側面がテーパ状のリセスを形成した後、前
記半導体動作層とシヨツトキ障壁を形成する金属
を直上より被着して該リセス底部にゲート電極を
形成し、次に前記第１の絶縁膜を除去することに
より該絶縁膜上の前記金属を除去し、さらに前記
リセス部をホトレジストで選択的に被覆した後、
前記金属および前記第２の絶縁膜を化学エツチン
グで除去し、該ホトレジストの除去後、前記リセ
ス外部にソース電極とドレイン電極を交互に形成
することを特徴とするシヨツトキ障壁ゲート型電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032881A JPS57145378A (en) | 1981-03-03 | 1981-03-03 | Manufacture of schottky barrier type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032881A JPS57145378A (en) | 1981-03-03 | 1981-03-03 | Manufacture of schottky barrier type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57145378A JPS57145378A (en) | 1982-09-08 |
| JPS6366432B2 true JPS6366432B2 (ja) | 1988-12-20 |
Family
ID=12300735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3032881A Granted JPS57145378A (en) | 1981-03-03 | 1981-03-03 | Manufacture of schottky barrier type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57145378A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713982B2 (ja) * | 1985-04-18 | 1995-02-15 | 日本電気株式会社 | ショットキー型電界効果トランジスタの製造方法 |
-
1981
- 1981-03-03 JP JP3032881A patent/JPS57145378A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57145378A (en) | 1982-09-08 |
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