JPH0366136A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0366136A JPH0366136A JP1203002A JP20300289A JPH0366136A JP H0366136 A JPH0366136 A JP H0366136A JP 1203002 A JP1203002 A JP 1203002A JP 20300289 A JP20300289 A JP 20300289A JP H0366136 A JPH0366136 A JP H0366136A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置に関し、
ゲート・ドレイン間の寄生容量を低減させることができ
、高周波特性を向上させることができる半導体装置を提
供することを目的とし、ショットキー接合メタルに隣接
する絶縁膜がソース電極側とドレイン電極側で該絶縁膜
量が異なるように非対称に形成され、かつ該ドレイン電
極側の該絶縁膜量が該ソース電極側の該絶縁膜量より少
なくなるように構威し、又は、ショットキー接合メタル
のみからなるゲート電極、またはショットキー接合メタ
ルと該ショットキー接合メタル上に積層された少なくと
も１層以上のメタルとからなるゲート電極が、ショット
キー接合領域に対して該ショットキー接合領域の両端部
からの中心点を通る垂直な直線に対して、ソース電極側
とドレイン電極側で該ゲート電極のメタル量が異なるよ
うに非対称に形成され、かつ該ドレイン電極側の該ゲー
ト電極のメタル量が該ソース電極側の該ゲート電極のメ
タル量より少なくなるように構成する。
、高周波特性を向上させることができる半導体装置を提
供することを目的とし、ショットキー接合メタルに隣接
する絶縁膜がソース電極側とドレイン電極側で該絶縁膜
量が異なるように非対称に形成され、かつ該ドレイン電
極側の該絶縁膜量が該ソース電極側の該絶縁膜量より少
なくなるように構威し、又は、ショットキー接合メタル
のみからなるゲート電極、またはショットキー接合メタ
ルと該ショットキー接合メタル上に積層された少なくと
も１層以上のメタルとからなるゲート電極が、ショット
キー接合領域に対して該ショットキー接合領域の両端部
からの中心点を通る垂直な直線に対して、ソース電極側
とドレイン電極側で該ゲート電極のメタル量が異なるよ
うに非対称に形成され、かつ該ドレイン電極側の該ゲー
ト電極のメタル量が該ソース電極側の該ゲート電極のメ
タル量より少なくなるように構成する。
本発明は半導体装置に係り、ＨＥ Ｍ Ｔ （Ｈｉｇｈ
Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉ
ｓｔｏｒ）等の半導体装置に適用することができ、特に
高周波特性を向上させることができる半導体装置に関す
る。
Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉ
ｓｔｏｒ）等の半導体装置に適用することができ、特に
高周波特性を向上させることができる半導体装置に関す
る。
ＨＥＭＴはＭＥＳ−ＦＥＴに較べ電子移動度が大きいた
め雑音指数が小さく雑音特性に優れ、かつ高速スイソチ
ング動作が可能であり、最近では特に衛生放送の受信シ
ステムにその優位性が期待され注目されている。特に、
微弱信号を感度良く増幅するためにはより大きな利得を
有するものが望ましい。
め雑音指数が小さく雑音特性に優れ、かつ高速スイソチ
ング動作が可能であり、最近では特に衛生放送の受信シ
ステムにその優位性が期待され注目されている。特に、
微弱信号を感度良く増幅するためにはより大きな利得を
有するものが望ましい。
このため、高周波信号の入出力特性に悪影響を及ぼすゲ
ート・ドレイン間の寄生容量（ドレイン帰還容量（Ｃｇ
ｄ） ）を低減することが極めて重要となっている。
ート・ドレイン間の寄生容量（ドレイン帰還容量（Ｃｇ
ｄ） ）を低減することが極めて重要となっている。
第７図及び第８図は従来の半導体装置を説明する図であ
り、第７図は従来例の構造を示す断面図、第８図（ａ）
〜（ｈ）は従来例の製造方法を説明する図である。図示
例の半導体装置はＨＥＭＴに適用する場合である。
り、第７図は従来例の構造を示す断面図、第８図（ａ）
〜（ｈ）は従来例の製造方法を説明する図である。図示
例の半導体装置はＨＥＭＴに適用する場合である。
これらの図において、３１は例えばＧａＡｓからなる基
板、３２は例えば１−ＧａＡｓからなるチャネル層、３
３は例えばｎ” −Ａｊｌ！ＧａＡｓからなり電子を供
給するためのドナー供給層、３４は例えばｎ”−ＧａＡ
ｓからなるキャップ層、３５ａ、３５ｂは例えばＳｉｎ
、からなる絶縁膜、３６ａ、３６ｂ、３６ｃはレジスＩ
・膜、３７ａ、３７ｂは開口部、３８ａ。
板、３２は例えば１−ＧａＡｓからなるチャネル層、３
３は例えばｎ” −Ａｊｌ！ＧａＡｓからなり電子を供
給するためのドナー供給層、３４は例えばｎ”−ＧａＡ
ｓからなるキャップ層、３５ａ、３５ｂは例えばＳｉｎ
、からなる絶縁膜、３６ａ、３６ｂ、３６ｃはレジスＩ
・膜、３７ａ、３７ｂは開口部、３８ａ。
３８ｂはコンタクトホール、３９ａは例えばＷＳｉから
なるショソトキー接合メタル、３９ｂは例えばＴｉ層／
Ａｕ層の２層からなる金属層、３９ｃは例えばＡｕＧｅ
層／Ｎｉ層／ Ａ ｕ層の３層からなる金属層、４０ａ
は例えばＡｕＧｅ層／Ｎｉ層／Ａｕ層の３層からなるソ
ース電極、４０ｂは例えばＡｕＧｅ層／Ｎｉ層／Ａｕ層
の３層からなるドレイン電極、４１はゲート電極で、シ
ョットキー接合メタル３９ａ及び金属層３９ｂ、３９ｃ
から権威されている。
なるショソトキー接合メタル、３９ｂは例えばＴｉ層／
Ａｕ層の２層からなる金属層、３９ｃは例えばＡｕＧｅ
層／Ｎｉ層／ Ａ ｕ層の３層からなる金属層、４０ａ
は例えばＡｕＧｅ層／Ｎｉ層／Ａｕ層の３層からなるソ
ース電極、４０ｂは例えばＡｕＧｅ層／Ｎｉ層／Ａｕ層
の３層からなるドレイン電極、４１はゲート電極で、シ
ョットキー接合メタル３９ａ及び金属層３９ｂ、３９ｃ
から権威されている。
４２はショットキー接合メタル３９ａとドナー供給層３
３間に形成されたショットキー接合領域である。
３間に形成されたショットキー接合領域である。
次に、その製造方法について説明する。
まず、第８図（ａ）に示すように、例えばＭＢＥ法によ
りＧａＡｓからなる基板３１上に１−ＧａＡ５Ｓ、ｎ”
−Ａ＃ＧａＡｓ、ｎ” −ＧａＡｓを順次エピタキシャ
ル成長して膜厚が例えば０．１ μｍのチャネル層３２
、膜厚が例えば０．０５μｍのドナー供給層３３及び膜
厚が例えば０．１ μｍのキャップ層３４を形成した後
、例えばＣＶＤ法によりキャップ層３４上にＳｉＯ２を
堆積して膜厚が例えば０．３μｍの絶縁膜３５ａを形成
する。次いで、絶縁膜３５ａ上にフォトレジストを塗布
し、光学露光及び現像によりパターニングして膜厚が例
えば０．６μｍのレジスト膜３６ａを形成した後、例え
ばＲＩＢ法によりレジスト膜３６ａをマスクとして絶縁
膜３５ａの不要な部分を選択的にエツチングして開口幅
が例、ｔばｏ、４〜０．５μｍの開口部３７ａを形成す
る。この時、開口部３７ａ内にキャップ層３４が露出さ
れる。
りＧａＡｓからなる基板３１上に１−ＧａＡ５Ｓ、ｎ”
−Ａ＃ＧａＡｓ、ｎ” −ＧａＡｓを順次エピタキシャ
ル成長して膜厚が例えば０．１ μｍのチャネル層３２
、膜厚が例えば０．０５μｍのドナー供給層３３及び膜
厚が例えば０．１ μｍのキャップ層３４を形成した後
、例えばＣＶＤ法によりキャップ層３４上にＳｉＯ２を
堆積して膜厚が例えば０．３μｍの絶縁膜３５ａを形成
する。次いで、絶縁膜３５ａ上にフォトレジストを塗布
し、光学露光及び現像によりパターニングして膜厚が例
えば０．６μｍのレジスト膜３６ａを形成した後、例え
ばＲＩＢ法によりレジスト膜３６ａをマスクとして絶縁
膜３５ａの不要な部分を選択的にエツチングして開口幅
が例、ｔばｏ、４〜０．５μｍの開口部３７ａを形成す
る。この時、開口部３７ａ内にキャップ層３４が露出さ
れる。
次に、第８図（ｂ）に示すように、レジスト膜３６ａを
除去した後、例えばＣ（、ｅｚＦｚガス等の反応性ガス
によるＲＩＥ法により絶縁膜３５ａをマスクとして開口
部３７ａ内のキャップ層３４を選択的にエツチングして
開口幅が例えば０．５〜０．６ μｍのリセス部として
の開口部３７ｂを形成する。この時、開口部３７ｂ内に
ドナー供給層３３が露出される。
除去した後、例えばＣ（、ｅｚＦｚガス等の反応性ガス
によるＲＩＥ法により絶縁膜３５ａをマスクとして開口
部３７ａ内のキャップ層３４を選択的にエツチングして
開口幅が例えば０．５〜０．６ μｍのリセス部として
の開口部３７ｂを形成する。この時、開口部３７ｂ内に
ドナー供給層３３が露出される。
次に、第８図（ｃ）に示すように、例えばＣＶＤ法によ
り開口部３７ａ、３７ｂを覆うようにＳｉｎ。
り開口部３７ａ、３７ｂを覆うようにＳｉｎ。
を堆積して膜厚が例えば０．３μｍの絶縁膜３５ｂを形
成する。
成する。
次に、第８図（ｄ）に示すように、例えばＳＦ６ガス等
の反応性ガスによるＲＩＥ法により絶縁膜３５ｂをエッ
チハックしてキャップ層３４側壁に絶縁膜３５ｂが残る
ようにゲーＩ・電極形成のための幅が例えば０．２〜０
．２５μｍのコンタクトホール３８ａを形成する。この
時、コンタクトホール３８ａ内にドナー供給層３３が露
出される。
の反応性ガスによるＲＩＥ法により絶縁膜３５ｂをエッ
チハックしてキャップ層３４側壁に絶縁膜３５ｂが残る
ようにゲーＩ・電極形成のための幅が例えば０．２〜０
．２５μｍのコンタクトホール３８ａを形成する。この
時、コンタクトホール３８ａ内にドナー供給層３３が露
出される。
次に、第８図（ｅ）に示すように、例えばスパッタリン
グによりコンタクトホール３８ａ内のドナー供給層３３
とコンタクトを得られるようにＷＳｉを堆積して膜厚が
例えば０．２μｍのショットキー接合メタル３９ａを形
成した後、例えば電子ビーム蒸着によりＴ ｉ ／ Ａ
ｕを蒸着して膜厚が例えば０．２μｍの金属層３９ｂ
を形成する。
グによりコンタクトホール３８ａ内のドナー供給層３３
とコンタクトを得られるようにＷＳｉを堆積して膜厚が
例えば０．２μｍのショットキー接合メタル３９ａを形
成した後、例えば電子ビーム蒸着によりＴ ｉ ／ Ａ
ｕを蒸着して膜厚が例えば０．２μｍの金属層３９ｂ
を形成する。
次に、第８図（ｆ）に示すように、金属層３９ｂ上にフ
ォトレジストを塗布し、光学露光及び現像によりフォト
レジストのゲートに対応する領域を残すようにフォトレ
ジストを除去して幅が例えば１．５μｍで膜厚が例えば
１μｍのゲート電極形成のためのレジスト膜３６ｂを形
成する。
ォトレジストを塗布し、光学露光及び現像によりフォト
レジストのゲートに対応する領域を残すようにフォトレ
ジストを除去して幅が例えば１．５μｍで膜厚が例えば
１μｍのゲート電極形成のためのレジスト膜３６ｂを形
成する。
次に、第８図（ｇ）に示すように、例えばＲＩＥ法によ
りレジスト膜３６ｂをマスクとしてゲート電極を構成す
る部分のみが残るように金属層３９ｂ、ショットキー接
合メタル３９ａを選択的にエツチングする。Ｔ ｉ ／
Ａ ｕからなる金属層３９ｂば具体的には、例えばＡ
ｒイオンミリングによりエツチングし、ＷＳｉからなる
ショットキー接合メタル３９ａは例えばＣＦ４ガスと０
２ガスの混合ガスによるＲＩＥ法によりエツチングする
。
りレジスト膜３６ｂをマスクとしてゲート電極を構成す
る部分のみが残るように金属層３９ｂ、ショットキー接
合メタル３９ａを選択的にエツチングする。Ｔ ｉ ／
Ａ ｕからなる金属層３９ｂば具体的には、例えばＡ
ｒイオンミリングによりエツチングし、ＷＳｉからなる
ショットキー接合メタル３９ａは例えばＣＦ４ガスと０
２ガスの混合ガスによるＲＩＥ法によりエツチングする
。
次に、第８図（ｈ）に示すように、レジスト膜３６ｂを
除去し、更にフォトレジストを全面に塗布した後、露光
・現像によりフォトレジストのゲート電極とソース電極
／ドレイン電極に対応する領域を除去してレジスト膜３
６ｃを形成した後、例えば緩衝フン酸溶液による等方性
のウェソトエッチングにより絶縁膜３５ａを選択的にエ
ツチングする。
除去し、更にフォトレジストを全面に塗布した後、露光
・現像によりフォトレジストのゲート電極とソース電極
／ドレイン電極に対応する領域を除去してレジスト膜３
６ｃを形成した後、例えば緩衝フン酸溶液による等方性
のウェソトエッチングにより絶縁膜３５ａを選択的にエ
ツチングする。
この時、ソース電極側の絶縁膜量とドレイン電極側の絶
縁膜量が等しくなるように絶縁膜３５ａがエツチングさ
れ、ソース電極／ドレイン電極形成のためのコンタクト
ホール３８ｂが形成されるとともに、コンタクトホール
３８ｂ内にキャップ層３４が露出される。
縁膜量が等しくなるように絶縁膜３５ａがエツチングさ
れ、ソース電極／ドレイン電極形成のためのコンタクト
ホール３８ｂが形成されるとともに、コンタクトホール
３８ｂ内にキャップ層３４が露出される。
次に、レジスト膜３６Ｃをマスクとしてコンタクトホー
ル３８ｂ内のキャップ層３４とオーミンクコンタク１−
を得るために膜厚が例えば０．２μｍのＡｕＧｅ層／Ｎ
ｉ層／ Ａ ｕ層の３層からなるソース電極４０ａ１
ドレイン電極４０ｂを形成するとともに、金属層３９ｂ
上に膜厚が例えば０．２μｍのＡｕＧｅ層／Ｎｉ層／
Ａ ｕ層の３層からなる金属層３９Ｃを形成してショッ
トキー接合メタル３９ａ及び金属層３９ｂ、３９ｃから
構成されるゲート電極４１を形成する。この時、レジス
ト膜３６ｃ上にも金属層３９Ｃが形成される。そして、
リフトオフ法によりレジスト膜３６Ｃ及びレジスト膜３
６Ｃ上に形成された金属層３９Ｃを除去することにより
、第７図に示すような構造の半導体装置が完成する。
ル３８ｂ内のキャップ層３４とオーミンクコンタク１−
を得るために膜厚が例えば０．２μｍのＡｕＧｅ層／Ｎ
ｉ層／ Ａ ｕ層の３層からなるソース電極４０ａ１
ドレイン電極４０ｂを形成するとともに、金属層３９ｂ
上に膜厚が例えば０．２μｍのＡｕＧｅ層／Ｎｉ層／
Ａ ｕ層の３層からなる金属層３９Ｃを形成してショッ
トキー接合メタル３９ａ及び金属層３９ｂ、３９ｃから
構成されるゲート電極４１を形成する。この時、レジス
ト膜３６ｃ上にも金属層３９Ｃが形成される。そして、
リフトオフ法によりレジスト膜３６Ｃ及びレジスト膜３
６Ｃ上に形成された金属層３９Ｃを除去することにより
、第７図に示すような構造の半導体装置が完成する。
第７図に示す従来の半導体装置は、ショットキー接合メ
タル３９ａに隣接する絶縁膜３５ａ、３５ｂがソース電
極４０ａ側とドレイン電極４０ｂ側で絶縁膜量が等しく
なるように対称に形成されている。そして、ショットキ
ー接合メタル３９ａと金属層３９ｂ、３９Ｃからなるゲ
ート電極４１が、ショットキー接合領域４２に対してシ
ョットキー接合領域４２の両端部Ａ１Ａ２からの中心点
Ａ３を通る垂直な直線Ｂに対して、ソース電極４０ａ側
とドレイン電極４０ｂ側でゲート電極４１のメタル量が
等しくなるように対称に形成されている。
タル３９ａに隣接する絶縁膜３５ａ、３５ｂがソース電
極４０ａ側とドレイン電極４０ｂ側で絶縁膜量が等しく
なるように対称に形成されている。そして、ショットキ
ー接合メタル３９ａと金属層３９ｂ、３９Ｃからなるゲ
ート電極４１が、ショットキー接合領域４２に対してシ
ョットキー接合領域４２の両端部Ａ１Ａ２からの中心点
Ａ３を通る垂直な直線Ｂに対して、ソース電極４０ａ側
とドレイン電極４０ｂ側でゲート電極４１のメタル量が
等しくなるように対称に形成されている。
ここで、ショットキー接合メタル３９ａに隣接するよう
に絶縁膜３５ａ、３５ｂを形成しているのは、ゲート電
極４１を破壊しないように支えるためと、Ａ忍ＧａＡｓ
からなるドナー供給層３３が露出しないように保護する
ためである。具体的には、絶縁膜３５ａ、３５ｂ全てを
取り除くとゲート電極４１の機械的強度が極度に低下し
、その後の機械的振動とか、テラセンブリ時に抑えられ
たりして破壊されてしまうことがある。また、ショット
キー接合が形成されるＡＡＧａＡｓからなるドナー供給
層３３が露出されると特にＡ＃ＧａＡｓはＧａＡｓより
も活性なため、例えば／ｌｊ！ＧａＡｓ表面が化学反応
を生したりしてしまうと電気的特性の劣化が生じてしま
うことがある。したがって、絶縁膜３５ａ、３５ｂを形
成しているのである。
に絶縁膜３５ａ、３５ｂを形成しているのは、ゲート電
極４１を破壊しないように支えるためと、Ａ忍ＧａＡｓ
からなるドナー供給層３３が露出しないように保護する
ためである。具体的には、絶縁膜３５ａ、３５ｂ全てを
取り除くとゲート電極４１の機械的強度が極度に低下し
、その後の機械的振動とか、テラセンブリ時に抑えられ
たりして破壊されてしまうことがある。また、ショット
キー接合が形成されるＡＡＧａＡｓからなるドナー供給
層３３が露出されると特にＡ＃ＧａＡｓはＧａＡｓより
も活性なため、例えば／ｌｊ！ＧａＡｓ表面が化学反応
を生したりしてしまうと電気的特性の劣化が生じてしま
うことがある。したがって、絶縁膜３５ａ、３５ｂを形
成しているのである。
０
また、ここでのゲート電極４１はいわゆるマツシュルー
ム型構造を採っているが、これは方形または短形のもの
より表面積を大きくでき高周波動作させる場合、高周波
の信号源人力抵抗（ゲート・ソース間抵抗Ｒｇｓ）を小
さくでき、高周波動作させるには有利な構造となってい
る。
ム型構造を採っているが、これは方形または短形のもの
より表面積を大きくでき高周波動作させる場合、高周波
の信号源人力抵抗（ゲート・ソース間抵抗Ｒｇｓ）を小
さくでき、高周波動作させるには有利な構造となってい
る。
上記のように、第７図に示す従来の半導体装置にあって
は、ショットキー接合メタル３９ａに隣接する絶縁膜３
５ａ、３５ｂをソース電極４０ａ側とドレイン電極４０
ｂ側で絶縁膜量が等しくなるように対称に形成しており
、この構造のものでは高周波動作させる際、ドレイン電
極４０ｂ側の絶縁膜量が多く、第９図に示すゲート・ド
レイン間の寄生容量（Ｃｇｄ）が増大し、高周波特性を
向上させるという点で限界が生じていた。これは微細化
される程顕著になる傾向がある。
は、ショットキー接合メタル３９ａに隣接する絶縁膜３
５ａ、３５ｂをソース電極４０ａ側とドレイン電極４０
ｂ側で絶縁膜量が等しくなるように対称に形成しており
、この構造のものでは高周波動作させる際、ドレイン電
極４０ｂ側の絶縁膜量が多く、第９図に示すゲート・ド
レイン間の寄生容量（Ｃｇｄ）が増大し、高周波特性を
向上させるという点で限界が生じていた。これは微細化
される程顕著になる傾向がある。
また、ソース電極４０ａ側とドレイン電極４０ｂ側でゲ
ート電極４１のメタル量を等しくなるように対称に形成
しており、この構造のものでは高周波動作させる際、ド
レイン電極４０ｂ側のゲート電極４１のメタル量が多く
、第９図に示すゲート・ドレイン間の寄生容量（Ｃｇｄ
）が増大しミ高周波特性を向上させるという点で限界が
生じていた。これは微細化される程顕著になる傾向があ
る。
ート電極４１のメタル量を等しくなるように対称に形成
しており、この構造のものでは高周波動作させる際、ド
レイン電極４０ｂ側のゲート電極４１のメタル量が多く
、第９図に示すゲート・ドレイン間の寄生容量（Ｃｇｄ
）が増大しミ高周波特性を向上させるという点で限界が
生じていた。これは微細化される程顕著になる傾向があ
る。
そこで本発明は、ゲート・ドレイン間の寄生容量を低減
することができ、高周波特性を向上させることができる
半導体装置を提供することを目的とする。
することができ、高周波特性を向上させることができる
半導体装置を提供することを目的とする。
第１の発明による半導体装置は上記目的達成のため、シ
ョットキー接合メタルに隣接する絶縁膜がソース電極側
とドレイン電極側で該絶縁膜量が異なるように非対称に
形成され、かつ該ドレイン電極側の該絶縁膜量が該ソー
ス電極側の該絶縁膜量より少ないものである。
ョットキー接合メタルに隣接する絶縁膜がソース電極側
とドレイン電極側で該絶縁膜量が異なるように非対称に
形成され、かつ該ドレイン電極側の該絶縁膜量が該ソー
ス電極側の該絶縁膜量より少ないものである。
第２の発明による半導体装置は上記目的達成のため、シ
ョットキー接合メタルのみからなるゲー１ ２ ト電極、またはショットキー接合メタルと該ショットキ
ー接合メタル上に積層された少なくとも１層以上のメタ
ルとからなるゲート電極が、ショソトキー接合領域に対
して該ショソトキー接合領域の両端部からの中心点を通
る垂直な直線に対して、ソース電極側とドレイン電極側
で該ゲート電極のメタル量が異なるように非対称に形成
され、かつ該ドレイン電極側め該ゲート電極のメタル量
が該ソース電極側の該ゲート電極のメタル量より少ない
ものである。
ョットキー接合メタルのみからなるゲー１ ２ ト電極、またはショットキー接合メタルと該ショットキ
ー接合メタル上に積層された少なくとも１層以上のメタ
ルとからなるゲート電極が、ショソトキー接合領域に対
して該ショソトキー接合領域の両端部からの中心点を通
る垂直な直線に対して、ソース電極側とドレイン電極側
で該ゲート電極のメタル量が異なるように非対称に形成
され、かつ該ドレイン電極側め該ゲート電極のメタル量
が該ソース電極側の該ゲート電極のメタル量より少ない
ものである。
第１の発明は、第１図に示すように、ショットキー接合
メタル３９ａに隣接する絶縁膜３５ａ、３５ｂがソース
電極４０ａ側とドレイン電極４０ｂ側でｖＡ縁膜量が異
なるように非対称に形成され、かつドレイン電極４０ｂ
側の絶縁膜量がソース電極４０ａ側の絶縁膜量より少な
くなるように構成される。
メタル３９ａに隣接する絶縁膜３５ａ、３５ｂがソース
電極４０ａ側とドレイン電極４０ｂ側でｖＡ縁膜量が異
なるように非対称に形成され、かつドレイン電極４０ｂ
側の絶縁膜量がソース電極４０ａ側の絶縁膜量より少な
くなるように構成される。
したがって、従来のソース電極４０ａ側とドレイン電極
４０ｂ側で絶縁膜量が等しくなっている構造のものより
もドレイン電極４０ｂ側の絶縁膜量を少なくしたので、
ゲット・トレイン間の寄生容量（Ｃｇｄ）を減らすこと
ができ、高周波特性を向上させることができる。
４０ｂ側で絶縁膜量が等しくなっている構造のものより
もドレイン電極４０ｂ側の絶縁膜量を少なくしたので、
ゲット・トレイン間の寄生容量（Ｃｇｄ）を減らすこと
ができ、高周波特性を向上させることができる。
第２の発明は、第３図に示すように、ショットキー接合
メタル３９ａとこのショットキー接合メタル３９ａ上に
積層された金属層３９ｂ、３９Ｃとからなるゲート電極
４１が、ショットキー接合領域４２に対してショットキ
ー接合領域４２の両端部Ａ１、Ａ２からの中心点Ａ３を
通る垂直な直線Ｂに対して、ソース電極４０ａ側とドレ
イン電極４０ｂ側でゲート電極４１のメタル量が異なる
ように非対称に形成され、かつドレイン電極４０ｂ側の
ゲート電極４１のメタル量がソース電極４０ａ側のゲー
ト電極４１のメタル量より少なくなるように構成される
。
メタル３９ａとこのショットキー接合メタル３９ａ上に
積層された金属層３９ｂ、３９Ｃとからなるゲート電極
４１が、ショットキー接合領域４２に対してショットキ
ー接合領域４２の両端部Ａ１、Ａ２からの中心点Ａ３を
通る垂直な直線Ｂに対して、ソース電極４０ａ側とドレ
イン電極４０ｂ側でゲート電極４１のメタル量が異なる
ように非対称に形成され、かつドレイン電極４０ｂ側の
ゲート電極４１のメタル量がソース電極４０ａ側のゲー
ト電極４１のメタル量より少なくなるように構成される
。
したがって、従来のソース電極４０ａ側とドレイン電極
４０ｂ側でゲート電極４１のメタル量が等しくなってい
る構造のものよりもドレイン電極４０ｂ側のゲート電極
４１のメタル量を少なくしたので、ゲート・ドレイン間
の寄生容量（Ｃｇｄ）を減らすこ３ ４ とができ、高周波特性を向上させることができる。
４０ｂ側でゲート電極４１のメタル量が等しくなってい
る構造のものよりもドレイン電極４０ｂ側のゲート電極
４１のメタル量を少なくしたので、ゲート・ドレイン間
の寄生容量（Ｃｇｄ）を減らすこ３ ４ とができ、高周波特性を向上させることができる。
以下、本発明を図面に基づいて説明する。
第１図及び第２図は第１の発明の半導体装置の一実施例
を説明する図であり、第１図は第１の発明の一実施例の
構造を示す断面図、第２図は第１の発明の一実施例の製
造方法を説明する図である。
を説明する図であり、第１図は第１の発明の一実施例の
構造を示す断面図、第２図は第１の発明の一実施例の製
造方法を説明する図である。
図示例の半導体装置はＨＥＭＴに適用する場合である。
これらの図において、第７図及び第８図（ａ）〜（ｈ）
と同一符号は同一または相当部分を示す。
と同一符号は同一または相当部分を示す。
次に、その製造方法について説明する。
ここではチャネル層３２の形成からレジスト膜３６Ｃの
形成までは第８図（ａ）〜（ｈ）で説明した従来法と同
様であるので省略する。ここではレジスト膜３６Ｃ形成
後の絶縁膜３５ａ、３５ｂをエツチングするところから
説明する。
形成までは第８図（ａ）〜（ｈ）で説明した従来法と同
様であるので省略する。ここではレジスト膜３６Ｃ形成
後の絶縁膜３５ａ、３５ｂをエツチングするところから
説明する。
具体的には第２図に示すように、例えばエレク］・ロン
サイクロトロン共鳴法によるリアクティプイオンビーノ
、エツチング（ＲＩ ｎ Ｅ）によりレジスト膜３６Ｃ
をマスクとしてドレイン電極側の絶縁膜量がソース電極
側の絶縁膜量より少なくなるように絶縁膜３５ａ、３５
ｂを選択的にエツチングする。
サイクロトロン共鳴法によるリアクティプイオンビーノ
、エツチング（ＲＩ ｎ Ｅ）によりレジスト膜３６Ｃ
をマスクとしてドレイン電極側の絶縁膜量がソース電極
側の絶縁膜量より少なくなるように絶縁膜３５ａ、３５
ｂを選択的にエツチングする。
この時、ソース電極／ドレイン電極形成のためのコンタ
クトホール３８ａ、３８ｂが形成されるとともに、コン
タクトホールｂ内にキャンプ層３４が露出される。
クトホール３８ａ、３８ｂが形成されるとともに、コン
タクトホールｂ内にキャンプ層３４が露出される。
次に、レジスト膜３６Ｃをマスクとしてコンタクトホー
ル３８ｂ内のキャンプ層３４とオーくソクコンタクトを
採るように膜厚が例えば０．２μｍのＡｕＧｅ層／Ｎｉ
層／ Ａ ｕ層の３層からなるソース電極４０ａ、ドレ
イン電極４０ｂを形成するとともに、金属層３９Ｃ上に
膜厚が例えば０．２μｍのＡｕＧｅ層／Ｎｉ層／Ａｕ層
の３層からなるショソトキー接合メタル３９ａ及び金属
層３９ｂ、、３９ｃから構成されるゲート電極４１を形
成する。この時、レジスト膜３６Ｃ上にも金属層３９ｃ
が形成される。そして、リフトオフ法によりレジスト膜
３６Ｃ及びレジスト膜３６ｃ上に形成された金属層３９
Ｃを除去すること５ Ｇ により、第１図に示すような構造の半導体装置が完成す
る。
ル３８ｂ内のキャンプ層３４とオーくソクコンタクトを
採るように膜厚が例えば０．２μｍのＡｕＧｅ層／Ｎｉ
層／ Ａ ｕ層の３層からなるソース電極４０ａ、ドレ
イン電極４０ｂを形成するとともに、金属層３９Ｃ上に
膜厚が例えば０．２μｍのＡｕＧｅ層／Ｎｉ層／Ａｕ層
の３層からなるショソトキー接合メタル３９ａ及び金属
層３９ｂ、、３９ｃから構成されるゲート電極４１を形
成する。この時、レジスト膜３６Ｃ上にも金属層３９ｃ
が形成される。そして、リフトオフ法によりレジスト膜
３６Ｃ及びレジスト膜３６ｃ上に形成された金属層３９
Ｃを除去すること５ Ｇ により、第１図に示すような構造の半導体装置が完成す
る。
すなわち、上記実施例では、第１図に示すように、ショ
ソトキー接合メタル３９Ｈに隣接する絶縁膜３５ａ、３
５ｂをドレイン電極４０ｂ側の絶縁膜量がソース電極４
０ａ側の絶縁膜量より少なくなるように非対称に形成し
たので、従来のソース電極４０ａ側とドレイン電極４０
ｂ側で絶縁膜量が等しくなっている構造のものよりもゲ
ート・ドレイン間の寄生容量を減らすことができ、高周
波特性を向上させることができる。
ソトキー接合メタル３９Ｈに隣接する絶縁膜３５ａ、３
５ｂをドレイン電極４０ｂ側の絶縁膜量がソース電極４
０ａ側の絶縁膜量より少なくなるように非対称に形成し
たので、従来のソース電極４０ａ側とドレイン電極４０
ｂ側で絶縁膜量が等しくなっている構造のものよりもゲ
ート・ドレイン間の寄生容量を減らすことができ、高周
波特性を向上させることができる。
次に、ゲート電極をソース電極側にシフトさせることに
よってもゲート・ドレイン間の寄生容量を減らすことが
でき、高周波特性を向上させることができる。以下、図
面を用いて具体的に説明する。
よってもゲート・ドレイン間の寄生容量を減らすことが
でき、高周波特性を向上させることができる。以下、図
面を用いて具体的に説明する。
第３図及び第４図は第２の発明の半導体装置の一実施例
を説明する図であり、第３図は第２の発明の一実施例の
構造を示す断面図、第４図（ａ）〜（Ｃ）は第２の発明
の一実施例の製造方法を説明する図である。図示例の半
導体装置はＨＥ Ｍ Ｔに適用する場合である。
を説明する図であり、第３図は第２の発明の一実施例の
構造を示す断面図、第４図（ａ）〜（Ｃ）は第２の発明
の一実施例の製造方法を説明する図である。図示例の半
導体装置はＨＥ Ｍ Ｔに適用する場合である。
これらの図において、第７図及び第８図（ａ）〜（ｈ）
と同一符号は同一または相当部分を示す。
と同一符号は同一または相当部分を示す。
次に、その製造方法について説明する。
ここでは、チャネル層３２の形成から金属層３９ｂの形
成までは第８図（ａ）〜（ｅ）で説明した従来法と同様
であるので省略する。ここでは、金属層３９ｂ形成後の
レジストＪＩ１３６ｂ形成のところから説明する。
成までは第８図（ａ）〜（ｅ）で説明した従来法と同様
であるので省略する。ここでは、金属層３９ｂ形成後の
レジストＪＩ１３６ｂ形成のところから説明する。
具体的には第４図（ａ）に示すように、金属層３９ｂ上
にフォトレジストを塗布し、フォトレジストのゲートに
対応する領域を残すようにフォトレジストを除去して幅
が例えば１．５μｍで膜厚が例えば１μｍのレジスト膜
３６ｂを形成する。ここでのレジスト膜３６ｂはソース
側へ例えば０．３μｍオフセントされ形成されている。
にフォトレジストを塗布し、フォトレジストのゲートに
対応する領域を残すようにフォトレジストを除去して幅
が例えば１．５μｍで膜厚が例えば１μｍのレジスト膜
３６ｂを形成する。ここでのレジスト膜３６ｂはソース
側へ例えば０．３μｍオフセントされ形成されている。
次に、第４図（ｂ）に示すように、例えばＲＩＥ法によ
りレジスト膜３６ｂをマスクとしてゲート電極を構成す
る部分のみが残るように金属層３９ｂ、７ ８ ショットキー接合メタル３９ａを選択的にエンチングす
る。
りレジスト膜３６ｂをマスクとしてゲート電極を構成す
る部分のみが残るように金属層３９ｂ、７ ８ ショットキー接合メタル３９ａを選択的にエンチングす
る。
次に、第４図（ｃ）に示すように、レジスト膜３６ｂを
除去し、更にフォトレジストを全面に塗布した後、露光
・現像によりフォトレジストの不要な部分を除去してレ
ジスト膜３６Ｃを形成した後、例えばエレクトロンサイ
クロトロン共鳴法によるリアクティブイオンビームエソ
チング（ＲＩＢＥ）によりレジスト膜３６ｃをマスクと
してソース電極側の絶縁膜量とドレイン電極側の絶縁膜
量が等しくなるように絶縁膜３５ａを選択的にエツチン
グする。この時、ソース電極／ドレイン電極形成のため
のコンタクトホール３８ｂが形成されるとともに、コン
タクトホール３８ｂ内にキャップ層３４が露出される。
除去し、更にフォトレジストを全面に塗布した後、露光
・現像によりフォトレジストの不要な部分を除去してレ
ジスト膜３６Ｃを形成した後、例えばエレクトロンサイ
クロトロン共鳴法によるリアクティブイオンビームエソ
チング（ＲＩＢＥ）によりレジスト膜３６ｃをマスクと
してソース電極側の絶縁膜量とドレイン電極側の絶縁膜
量が等しくなるように絶縁膜３５ａを選択的にエツチン
グする。この時、ソース電極／ドレイン電極形成のため
のコンタクトホール３８ｂが形成されるとともに、コン
タクトホール３８ｂ内にキャップ層３４が露出される。
次に、コンタクトホール３８ｂ内のキャップ層３４とオ
ーミツクコンタクトを採るように膜厚が例えば０．２μ
ｍのＡｕＧｅ層／Ｎｉ層／Ａｕ層の３層からなるソース
電極４０ａ、ドレイン電極４０ｂを形成し、金属層３９
ｂ上に膜厚が例えば０．２μｍのＡｕＧｅ層／Ｎｉ層／
Ａｕ層の３層からなる金属層３９ｃを形成してショット
キー接合メタル３９ａ、金属層３９ｂ、３９ｃから構成
されるゲート電極４１を形成することにより、第３図に
示すような構造の半導体装置が完成する。
ーミツクコンタクトを採るように膜厚が例えば０．２μ
ｍのＡｕＧｅ層／Ｎｉ層／Ａｕ層の３層からなるソース
電極４０ａ、ドレイン電極４０ｂを形成し、金属層３９
ｂ上に膜厚が例えば０．２μｍのＡｕＧｅ層／Ｎｉ層／
Ａｕ層の３層からなる金属層３９ｃを形成してショット
キー接合メタル３９ａ、金属層３９ｂ、３９ｃから構成
されるゲート電極４１を形成することにより、第３図に
示すような構造の半導体装置が完成する。
すなわち、上記実施例で、第３図に示すように、ショッ
トキー接合メタル３９ａとショットキー接合メタル３９
ａ上に積層された金属層３９ｂ、３９Ｃとからなるゲー
ト電極４１を、ショットキー接合領域４２に対してショ
ットキー接合領域４２の両端部Ａｌ、Ａ２からの中心点
Ａ３を通る垂直な直線Ｂに対して、ドレイン電極４０ｂ
側のゲート電極４１のメタル量がソース電極４０ａ側の
ゲート電極４１のメタル量より少なくなるように非対称
に形成したので、従来のソース電極４０ａ側とドレイン
電極４０ｂ側でゲート電極４１のメタル量が等しくなっ
ている構造のものよりもゲート・ドレイン間の寄生容量
を減らすことができ、高周波特性を向上させることがで
きる。
トキー接合メタル３９ａとショットキー接合メタル３９
ａ上に積層された金属層３９ｂ、３９Ｃとからなるゲー
ト電極４１を、ショットキー接合領域４２に対してショ
ットキー接合領域４２の両端部Ａｌ、Ａ２からの中心点
Ａ３を通る垂直な直線Ｂに対して、ドレイン電極４０ｂ
側のゲート電極４１のメタル量がソース電極４０ａ側の
ゲート電極４１のメタル量より少なくなるように非対称
に形成したので、従来のソース電極４０ａ側とドレイン
電極４０ｂ側でゲート電極４１のメタル量が等しくなっ
ている構造のものよりもゲート・ドレイン間の寄生容量
を減らすことができ、高周波特性を向上させることがで
きる。
なお、第１の発明の上記実施例では、ドレイン９
０
電極４０ｂ側の絶縁膜量をソース電極４０ａ側の絶縁膜
量より少なくすることによりゲート・ドレイン間の寄生
容量を減らす場合について説明したが、第１の発明はこ
れに限定されるものではなく、更にゲート電極４１をソ
ース電極４０ａ側にシフトさせてドレイン電極４０ｂ側
のゲート電極４１のメタル量をソース電極４０ａ側のゲ
ート電極４１のメタル量より少なくすることによりゲー
ト・ドレイン間の寄生容量を更に好ましく減らす態様の
場合であってもよい。また、第２の発明の上記実施例は
、ゲート電極４１をソース電極４０ａ側にシフトさせて
ドレイン電極４０ｂ側のゲート電極４１のメタル量をソ
ース電極４０ａ側のゲート電極４１のメタル量より少な
くすることによりゲート・ドレイン間の寄生容量を減ら
す場合について説明したが、第２の発明はこれに限定さ
れるものではなく、更にドレイン電極４０ｂ側の絶縁膜
量をソース電極４０ａ側の絶縁膜量より少なくすること
によりゲート・ドレイン間開の寄生容量を更に好ましく
減らす態様の場合であってもよい。以下、図面を用いて
具体的に説明する。
量より少なくすることによりゲート・ドレイン間の寄生
容量を減らす場合について説明したが、第１の発明はこ
れに限定されるものではなく、更にゲート電極４１をソ
ース電極４０ａ側にシフトさせてドレイン電極４０ｂ側
のゲート電極４１のメタル量をソース電極４０ａ側のゲ
ート電極４１のメタル量より少なくすることによりゲー
ト・ドレイン間の寄生容量を更に好ましく減らす態様の
場合であってもよい。また、第２の発明の上記実施例は
、ゲート電極４１をソース電極４０ａ側にシフトさせて
ドレイン電極４０ｂ側のゲート電極４１のメタル量をソ
ース電極４０ａ側のゲート電極４１のメタル量より少な
くすることによりゲート・ドレイン間の寄生容量を減ら
す場合について説明したが、第２の発明はこれに限定さ
れるものではなく、更にドレイン電極４０ｂ側の絶縁膜
量をソース電極４０ａ側の絶縁膜量より少なくすること
によりゲート・ドレイン間開の寄生容量を更に好ましく
減らす態様の場合であってもよい。以下、図面を用いて
具体的に説明する。
第５図及び第６図哄第１、第２の発明の半導体装置の他
の実施例を説明する図であり、第５図は第１、第２の発
明の他の実施例の構造を示す断面図、第６図は第１、第
２の発明の他の実施例の製造方法を説明する図である。
の実施例を説明する図であり、第５図は第１、第２の発
明の他の実施例の構造を示す断面図、第６図は第１、第
２の発明の他の実施例の製造方法を説明する図である。
図示例の半導体装置はＨＥＭＴに適用する場合である。
これらの図において、第７図及び第８図（ａ）〜（ｈ）
と同一符号は同一または相当部分を示す。
と同一符号は同一または相当部分を示す。
次に、その製造方法について説明する。
ここでは、チャネル層３２の形成から金属層３９ｂの形
成までは第８図（ａ）〜（ｅ）で説明した従来法と同様
であるので省略する。ここでは、金属層３９ｂ形戒後の
レジスト膜３６ｂ形成のところから説明する。
成までは第８図（ａ）〜（ｅ）で説明した従来法と同様
であるので省略する。ここでは、金属層３９ｂ形戒後の
レジスト膜３６ｂ形成のところから説明する。
具体的には第６図（ａ）に示すように、金属層３９ｂ上
にフォトレジストを塗布し、フォトレジストのゲートに
対応する領域を残すようにフォトレジストを除去して幅
が例えば１．５μｍで膜厚が例えば１μｍのレジスト膜
３６ｂを形成する。ここで１ ２ のレジスト膜３６ｂはソース側へ例えば０．３μｍオフ
セントされ形成されている。
にフォトレジストを塗布し、フォトレジストのゲートに
対応する領域を残すようにフォトレジストを除去して幅
が例えば１．５μｍで膜厚が例えば１μｍのレジスト膜
３６ｂを形成する。ここで１ ２ のレジスト膜３６ｂはソース側へ例えば０．３μｍオフ
セントされ形成されている。
次に、第６図（ｂ）に示すように、例えばＲＩＥ法によ
りレジスト膜３６ｂをマスクとしてゲート電極を構成す
る部分のみが残るように金属層３９ｂ、ショットキー接
合メタル３９ａを選択的にエツチングする。
りレジスト膜３６ｂをマスクとしてゲート電極を構成す
る部分のみが残るように金属層３９ｂ、ショットキー接
合メタル３９ａを選択的にエツチングする。
次に、第６図（ｃ）に示すように、レジスト膜３６ｂを
除去し、さらにフォトレジストを全面に塗布した後、露
光・現像によりフォトレジストの不要な部分を除去して
レジスト膜３６ｃを形成した後、例えば緩衝フッ酸溶液
による等方性のウェットエソチングによりレジスト膜３
６ｃをマスクとして絶縁膜３５ａ、３５ｂを選択的にエ
ツチングする。この時、トレイン電極側の絶縁膜量がソ
ース電極側の絶縁膜量より少なくなるように絶縁膜３５
ａ、３５ｂがエンチングされ、ソース電極／ゲート電極
形成のためのコンタクトホール３８ｂが形成されるとと
もに、コンタクトホール３８ｂ内にキャップ層３４が露
出される。
除去し、さらにフォトレジストを全面に塗布した後、露
光・現像によりフォトレジストの不要な部分を除去して
レジスト膜３６ｃを形成した後、例えば緩衝フッ酸溶液
による等方性のウェットエソチングによりレジスト膜３
６ｃをマスクとして絶縁膜３５ａ、３５ｂを選択的にエ
ツチングする。この時、トレイン電極側の絶縁膜量がソ
ース電極側の絶縁膜量より少なくなるように絶縁膜３５
ａ、３５ｂがエンチングされ、ソース電極／ゲート電極
形成のためのコンタクトホール３８ｂが形成されるとと
もに、コンタクトホール３８ｂ内にキャップ層３４が露
出される。
次に、レジスト１ＩＬａ６ｃをマスクとしてコンタクト
ホール３８ｂ内のキャップ層３４とオーミックコンタク
トを採るように膜厚が例えば０．２μｍのＡｕＧｅ層／
Ｎｉ層／Ａｕ層の３層からなるソース電極４０ａ、ドレ
イン電極４０ｂを形成するとともに、金属層３９ｂ上に
膜厚が例えば０．２μｍの７１．ｕＱｅ層／Ｎｉ層／
Ａ ｕ層の３層からなる金属層３９Ｃを形成してショッ
トキー接合メタル３９ａ及び金属層３９ｂ、３９ｃから
構成されるデー１−電極４１を形成する。この時、レジ
スト膜３６ｃ上にも金属層３９Ｃが形成される。そして
、リフｌ−オフ法によりレジスト膜３６Ｃ及びレジスト
膜３６ｃ上に形成された金属層３９Ｃを除去することに
より、第５図に示すような構造の半導体装置が完成する
。
ホール３８ｂ内のキャップ層３４とオーミックコンタク
トを採るように膜厚が例えば０．２μｍのＡｕＧｅ層／
Ｎｉ層／Ａｕ層の３層からなるソース電極４０ａ、ドレ
イン電極４０ｂを形成するとともに、金属層３９ｂ上に
膜厚が例えば０．２μｍの７１．ｕＱｅ層／Ｎｉ層／
Ａ ｕ層の３層からなる金属層３９Ｃを形成してショッ
トキー接合メタル３９ａ及び金属層３９ｂ、３９ｃから
構成されるデー１−電極４１を形成する。この時、レジ
スト膜３６ｃ上にも金属層３９Ｃが形成される。そして
、リフｌ−オフ法によりレジスト膜３６Ｃ及びレジスト
膜３６ｃ上に形成された金属層３９Ｃを除去することに
より、第５図に示すような構造の半導体装置が完成する
。
すなわち、上記実施例では、第５図に示すように、ショ
ットキー接合メタル３９ａに隣接する絶縁膜３５ａ、３
５ｂをドレイン電極４０ｂ側の絶縁膜量がソース電極４
０ａ側の絶縁膜量より少なくなるように非対称に形成し
ている。そして、ショソ１−キー接合メタル３９ａとシ
ョットキー接合メタル３９ａ１３ ４ に積層された金属層３９ｂ、３９Ｃとからなるゲート電
極４１を、ショソトキー接合領域４２に対してショソト
キー接合領域４２の両端部Ａｌ、Ａ２からの中心点Ａ３
を通る垂直な直線Ｂに対して、ドレイン電極４０ｂ側の
ゲート電極４１のメタル量がソース電極４０ａ側のゲー
ト電極４１のメタル量より少なくなるように非対称に形
成したので、第１、第２の発明の上記各実施例のものよ
りもゲート・ドレイン間の寄生容量を更に好ましく減ら
すことができ、高周波特性を更に好ましく向上させるこ
とができる。ここでのゲート・ドレイン間の寄生容量と
しては従来のもので０．４ ＰＦ／ｍｍであったのに対
し、０．１５ＰＦ／ｍｍへと減少させることができた。
ットキー接合メタル３９ａに隣接する絶縁膜３５ａ、３
５ｂをドレイン電極４０ｂ側の絶縁膜量がソース電極４
０ａ側の絶縁膜量より少なくなるように非対称に形成し
ている。そして、ショソ１−キー接合メタル３９ａとシ
ョットキー接合メタル３９ａ１３ ４ に積層された金属層３９ｂ、３９Ｃとからなるゲート電
極４１を、ショソトキー接合領域４２に対してショソト
キー接合領域４２の両端部Ａｌ、Ａ２からの中心点Ａ３
を通る垂直な直線Ｂに対して、ドレイン電極４０ｂ側の
ゲート電極４１のメタル量がソース電極４０ａ側のゲー
ト電極４１のメタル量より少なくなるように非対称に形
成したので、第１、第２の発明の上記各実施例のものよ
りもゲート・ドレイン間の寄生容量を更に好ましく減ら
すことができ、高周波特性を更に好ましく向上させるこ
とができる。ここでのゲート・ドレイン間の寄生容量と
しては従来のもので０．４ ＰＦ／ｍｍであったのに対
し、０．１５ＰＦ／ｍｍへと減少させることができた。
また、測定周波数１２ＧＨｚにおける雑音指数ＮＦは０
．２ｄＢ以上従来のものより減少させることができ、そ
の際の付随利得Ｇａｓは２ｃ１８以上の向上をみた。ま
た、ゲート電極４１の機械的強度においては、ゲート電
極４１をソース電極４０ａ側へオフセットさせた介抱縁
膜３５ａも同様にオフセントされて形成されるため従来
のものと同程度の機械的強度を維持することができる。
．２ｄＢ以上従来のものより減少させることができ、そ
の際の付随利得Ｇａｓは２ｃ１８以上の向上をみた。ま
た、ゲート電極４１の機械的強度においては、ゲート電
極４１をソース電極４０ａ側へオフセットさせた介抱縁
膜３５ａも同様にオフセントされて形成されるため従来
のものと同程度の機械的強度を維持することができる。
なお、第２の発明の」二記実施例では、ゲート電極４１
をショットキー接合メタル３９ａとショットキー接合メ
タル３９ａ上に積層された金属層３９ｂ、３９Ｃとから
なるように構成したが、第２の発明はこれムこ限定され
るものではなく、ショットキー接合メタルとショットキ
ー接合メタル上に積層された少なくとも一層以上のメタ
ルとからなるように構成する場合か、あるいはショット
キー接合メタルのみからなるように構成する場合であれ
ばよい。
をショットキー接合メタル３９ａとショットキー接合メ
タル３９ａ上に積層された金属層３９ｂ、３９Ｃとから
なるように構成したが、第２の発明はこれムこ限定され
るものではなく、ショットキー接合メタルとショットキ
ー接合メタル上に積層された少なくとも一層以上のメタ
ルとからなるように構成する場合か、あるいはショット
キー接合メタルのみからなるように構成する場合であれ
ばよい。
第１、第２の発明の各実施例は、半導体装置としてＨＥ
Ｍ Ｔに適用する場合について説明したが、第１、第
２の発明はこれに限定されるものでなく、ＭＥＳ−ＦＥ
Ｔ等の半導体装置にも適用することができる。
Ｍ Ｔに適用する場合について説明したが、第１、第
２の発明はこれに限定されるものでなく、ＭＥＳ−ＦＥ
Ｔ等の半導体装置にも適用することができる。
第１、第２の発明によれば、ゲート・ドレイン間の寄生
容量を低減することができ、高周波特性を向上させるこ
とかできる。
容量を低減することができ、高周波特性を向上させるこ
とかできる。
５
６
第１図及び第２図は第１の発明に係る半導体装置の一実
施例を説明する図であり、 第１図は第１の発明の一実施例の構造を示す断面図、 第２図は第１の発明の一実施例の製造方法を説明する図
、 第３図及び第４図は第２の発明に係る半導体装置の一実
施例を説明する図であり、 第３図は第２の発明の一実施例の構造を示す断面図、 第４図は第２の発明の一実施例の製造方法を説明する図
、 第５図及び第６図は第１、第２の発明の半導体装置の他
の実施例を説明する図であり、第５図は第１、第２の発
明の他の実施例の構造を示す断面図、 第６図は第１、第２の発明の他の実施例の製造方法を説
明する図、 第７図及び第８図は従来の半導体装置を説明する図であ
り、 第７図は従来例の構造を示す断面図、 第８図は従来例の製造方法を説明する図、第９図は従来
例の課題を説明する図である。 ３５ａ、３５ｂ・・・・・・絶縁膜、 ３９ａ・・・・・・ショットキー接合メタル、３９ｂ、
３９ｃ・・・・・・金属層、 ４０ａ・・・・・・ソース電極、 ４０ｂ・・・・・・ドレイン電ｉ、 ４１・・・・・・ゲート電極、 ４２・・・・・・ショットキー接合領域。 ７ ８ Ｏつ０つのマＮｏ寸 第１、第２の発明の他の実施例の製造方法を説明する国
策 図 ハ３ 従来例の構造を示す断面図 第 図 第 図
施例を説明する図であり、 第１図は第１の発明の一実施例の構造を示す断面図、 第２図は第１の発明の一実施例の製造方法を説明する図
、 第３図及び第４図は第２の発明に係る半導体装置の一実
施例を説明する図であり、 第３図は第２の発明の一実施例の構造を示す断面図、 第４図は第２の発明の一実施例の製造方法を説明する図
、 第５図及び第６図は第１、第２の発明の半導体装置の他
の実施例を説明する図であり、第５図は第１、第２の発
明の他の実施例の構造を示す断面図、 第６図は第１、第２の発明の他の実施例の製造方法を説
明する図、 第７図及び第８図は従来の半導体装置を説明する図であ
り、 第７図は従来例の構造を示す断面図、 第８図は従来例の製造方法を説明する図、第９図は従来
例の課題を説明する図である。 ３５ａ、３５ｂ・・・・・・絶縁膜、 ３９ａ・・・・・・ショットキー接合メタル、３９ｂ、
３９ｃ・・・・・・金属層、 ４０ａ・・・・・・ソース電極、 ４０ｂ・・・・・・ドレイン電ｉ、 ４１・・・・・・ゲート電極、 ４２・・・・・・ショットキー接合領域。 ７ ８ Ｏつ０つのマＮｏ寸 第１、第２の発明の他の実施例の製造方法を説明する国
策 図 ハ３ 従来例の構造を示す断面図 第 図 第 図
Claims (2)
- （１）ショットキー接合メタルに隣接する絶縁膜がソー
ス電極側とドレイン電極側で該絶縁膜量が異なるように
非対称に形成され、かつ 該ドレイン電極側の該絶縁膜量が該ソース電極側の該絶
縁膜量より少ないことを特徴とする半導体装置。 - （２）ショットキー接合メタルのみからなるゲート 電
極、またはショットキー接合メタルと該ショットキー接
合メタル上に積層された少なくとも１層以上のメタルと
からなるゲート電極が、ショットキー接合領域に対して
該ショットキー接合領域の両端部からの中心点を通る垂
直な直線に対して、ソース電極側とドレイン電極側で該
ゲート電極のメタル量が異なるように非対称に形成され
、かつ 該ドレイン電極側の該ゲート電極のメタル量が該ソース
電極側の該ゲート電極のメタル量より少ないことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203002A JP2912635B2 (ja) | 1989-08-04 | 1989-08-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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-
1989
- 1989-08-04 JP JP1203002A patent/JP2912635B2/ja not_active Expired - Fee Related
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| US10224427B2 (en) | 2001-07-24 | 2019-03-05 | Cree, Inc. | Insulting gate AlGaN/GaN HEMT |
| US7893462B2 (en) | 2004-12-14 | 2011-02-22 | Electronics And Telecommunications Research Institute | Transistor of semiconductor device and method of fabricating the same |
| US8697507B2 (en) | 2004-12-14 | 2014-04-15 | Electronics And Telecommunications Research Institute | Transistor of semiconductor device and method of fabricating the same |
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