JP2557432B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔概要〕 GaAsFETなどの電界効果トランジスタに関し， ゲート電極の転倒を防止して製造歩留りを向上させるこ
とを目的とし， 半導体上に設けられた，ソース電極，ドレイン電極およ
びゲート電極を備え，前記ゲート電極には前記半導体の
上方へ延びる衝立部と，衝立部から側方に延びる庇部と
が設けられ，前記ゲート電極の延在方向には，前記庇部
と前記半導体との間に生じる間隙が存在しているととも
に，前記ゲート電極の延在方向の一部には，前記間隙部
における前記庇部下面と前記半導体との間に介在して前
記庇部を支持する支持体が設けられた構成を有する。
とを目的とし， 半導体上に設けられた，ソース電極，ドレイン電極およ
びゲート電極を備え，前記ゲート電極には前記半導体の
上方へ延びる衝立部と，衝立部から側方に延びる庇部と
が設けられ，前記ゲート電極の延在方向には，前記庇部
と前記半導体との間に生じる間隙が存在しているととも
に，前記ゲート電極の延在方向の一部には，前記間隙部
における前記庇部下面と前記半導体との間に介在して前
記庇部を支持する支持体が設けられた構成を有する。
本発明は,GaAsFETなどの電界効果トランジスタに関す
るものであり，特に，そのゲート電極の構造に特徴をも
つ電界効果トランジスタに関する。
るものであり，特に，そのゲート電極の構造に特徴をも
つ電界効果トランジスタに関する。
マイクロ波などの超高周波帯においては，電子移動度
がSiに比べて大きいという高周波素子としての有利な点
に着目して,III−Ｖ族化合物半導体の一種であるGaAsが
盛んに用いられている。このGaAsを用いたFETは，現
在，高周波動作化，高利得化されようとしている。その
ためには,GaAsFETのゲートソース間の寄生容量Cgsを低
減させることが不可欠である。このゲート−ソース間の
寄生容量Cgsを低減させる試みが種々なされている。
がSiに比べて大きいという高周波素子としての有利な点
に着目して,III−Ｖ族化合物半導体の一種であるGaAsが
盛んに用いられている。このGaAsを用いたFETは，現
在，高周波動作化，高利得化されようとしている。その
ためには,GaAsFETのゲートソース間の寄生容量Cgsを低
減させることが不可欠である。このゲート−ソース間の
寄生容量Cgsを低減させる試みが種々なされている。
（従来例１） 第４図は，従来例１を示す図である。
第４図において,41はｎ型GaAs基板,42はAu−Ge/Niか
らなるソース電極,43はAu−Ge/Niからなるドレイン電
極,44は表面保護膜としてのSi3N4,45はAlからなるゲー
ト電極である。
らなるソース電極,43はAu−Ge/Niからなるドレイン電
極,44は表面保護膜としてのSi3N4,45はAlからなるゲー
ト電極である。
本従来例の場合，第４図に示したように，ゲート電極
45の断面の形状は，台形をしている。
45の断面の形状は，台形をしている。
使用する周波数が比較的低く，ゲート−ソース間の寄
生容量Cgsがあまり問題にならない場合には，ゲート電
極の断面の形状は，このように台形でよい。これに該当
するのは，ゲート長が１μｍ以上の場合である。
生容量Cgsがあまり問題にならない場合には，ゲート電
極の断面の形状は，このように台形でよい。これに該当
するのは，ゲート長が１μｍ以上の場合である。
（従来例２） 第５図は，従来例２を示す図である。
第５図において,51はｎ型GaAs基板,52はAu−Ge/Niか
らなるソース電極,53はAu−Ge/Niからなるドレイン電
極,54は表面保護膜としてのSi3N4,55はWSi/Ti/Auからな
るゲート電極である。
らなるソース電極,53はAu−Ge/Niからなるドレイン電
極,54は表面保護膜としてのSi3N4,55はWSi/Ti/Auからな
るゲート電極である。
使用する周波数が高くなるとゲート−ソース間の寄生
容量Cgsを無視することができなくなり，従来例１のよ
うにゲート電極の断面形状が台形のままでは対応するこ
とができなくなる。
容量Cgsを無視することができなくなり，従来例１のよ
うにゲート電極の断面形状が台形のままでは対応するこ
とができなくなる。
ゲート−ソース間の寄生容量Cgsを低減するための最
も直接的な方法は，ゲート長を短くすることである。
も直接的な方法は，ゲート長を短くすることである。
しかしながら，ゲート長を0.5μｍ以下にすると，ゲ
ート抵抗が増大し，逆に利得が低下する。したがって，
ゲート長を0.5μｍ以下にした場合のゲート電極の断面
形状は，本従来例のように,T字形またはＹ字形にしなけ
ればならない。
ート抵抗が増大し，逆に利得が低下する。したがって，
ゲート長を0.5μｍ以下にした場合のゲート電極の断面
形状は，本従来例のように,T字形またはＹ字形にしなけ
ればならない。
従来例２のように，高周波化に対応するためにゲート
電極の断面形状をＴ字形またはＹ字形にすると，ゲート
電極の姿勢を維持することが困難となるので,GaAsFETの
製造の途中において，ゲート電極が転倒する事故が多発
し，製造歩留りが低下するという問題が生じていた。
電極の断面形状をＴ字形またはＹ字形にすると，ゲート
電極の姿勢を維持することが困難となるので,GaAsFETの
製造の途中において，ゲート電極が転倒する事故が多発
し，製造歩留りが低下するという問題が生じていた。
本発明は,GaAsFETなどの電界効果トランジスタにおい
て，ゲート電極の転倒を防止して製造歩留りを向上させ
ることを目的とする。
て，ゲート電極の転倒を防止して製造歩留りを向上させ
ることを目的とする。
本発明は，半導体上に設けられた，ソース電極，ドレ
イン電極およびゲート電極を備え，前記ゲート電極には
前記半導体の上法へ延びる衝立部と，衝立部から側方に
延びる庇部とが設けられ，前記ゲート電極の延在方向に
は，前記庇部と前記半導体との間に生じる間隙が存在し
ているとともに，前記ゲート電極の延在方向の一部に
は，前記間隙部における前記庇部下面と前記半導体との
間に介在して前記庇部を支持する支持体が設けるように
構成することにより，ゲード電極の転倒を防止して製造
歩留りを向上させた電界効果トランジスタを提供するも
のである。
イン電極およびゲート電極を備え，前記ゲート電極には
前記半導体の上法へ延びる衝立部と，衝立部から側方に
延びる庇部とが設けられ，前記ゲート電極の延在方向に
は，前記庇部と前記半導体との間に生じる間隙が存在し
ているとともに，前記ゲート電極の延在方向の一部に
は，前記間隙部における前記庇部下面と前記半導体との
間に介在して前記庇部を支持する支持体が設けるように
構成することにより，ゲード電極の転倒を防止して製造
歩留りを向上させた電界効果トランジスタを提供するも
のである。
第１図は,GaAsFETの例による本発明の原理説明図であ
る。
る。
第１図において、１はｎ型GaAs基板,2はAu−Ge/Niか
らなるソース電極,3はAu−Ge/Niからなるドレイン電極,
4は表面保護膜としてのSi3N4,5はWSi/Ti/Auからなるゲ
ート電極,6は支持体である。
らなるソース電極,3はAu−Ge/Niからなるドレイン電極,
4は表面保護膜としてのSi3N4,5はWSi/Ti/Auからなるゲ
ート電極,6は支持体である。
GaAsFETは,n型GaAs基板1,ソース電極2,ドレイン電極
３およびゲート電極５から構成されている。
３およびゲート電極５から構成されている。
ゲート電極５は，高周波化に対応して，その断面の形
状がＴ字形またはＹ字形をしている。第１図には，ゲー
ト電極５の断面形状がＴ字形の場合を示している。
状がＴ字形またはＹ字形をしている。第１図には，ゲー
ト電極５の断面形状がＴ字形の場合を示している。
ゲート電極５の周辺には，一定間隔ごとに分割された
支持体６が設けられている。
支持体６が設けられている。
支持体６は，絶縁物からなり，ゲート電極５の姿勢を
維持するのに充分であり，かつ，ゲート電極５との接触
面積ができるだけ小さくなるように設けられる。これ
は，余分な寄生容量が生じないようにするためである。
維持するのに充分であり，かつ，ゲート電極５との接触
面積ができるだけ小さくなるように設けられる。これ
は，余分な寄生容量が生じないようにするためである。
支持体６は，種々の条件を考慮して，幅約１μｍで数
10μｍ間隔に設けるのが最適である。
10μｍ間隔に設けるのが最適である。
以上に述べたように，ゲート電極５の周辺に一定間隔
ごとに分割された絶縁物からなる支持体６を設けると，
支持体６がゲート電極の「支え」となり,GaAsFETの製造
の途中においてゲート電極が転倒することがなくなるの
で，製造歩留りを向上させることができる。
ごとに分割された絶縁物からなる支持体６を設けると，
支持体６がゲート電極の「支え」となり,GaAsFETの製造
の途中においてゲート電極が転倒することがなくなるの
で，製造歩留りを向上させることができる。
（実施例１） 第２図は，実施例１を示す図である。
以下，第２図を用いて，本実施例のGaAsFETの製造方
法を説明する。
法を説明する。
（工程1,第２図（ａ）参照） ｎ型GaAs基板21の表面にAu−Ge/Niからなるソース電
極22およびドレイン電極23を形成する。
極22およびドレイン電極23を形成する。
次いで，表面保護膜であるSiN4膜24を全面に堆積さ
せ，さらにその上に，スペーサとしてのSiO2膜25を堆積
させる。Si3N4膜24の厚さは約1000Åであり,SiO2膜25の
厚さは約3000Åである。
せ，さらにその上に，スペーサとしてのSiO2膜25を堆積
させる。Si3N4膜24の厚さは約1000Åであり,SiO2膜25の
厚さは約3000Åである。
（工程2,第２図（ｂ）参照） 表面全体にレジストを塗布した後，レジストの所定の
位置に，電子ピーム露光などにより、幅約0.1μｍのゲ
ート電極形成用の窓を開ける。そして,Si3N4膜24とSiO2
膜25との積層体をCF4＋CHF3ガスを用いてドライ・エッ
チングすることにより,Si3N4膜24とSiO4膜25との積層体
中にゲート電極用の窓を開ける。
位置に，電子ピーム露光などにより、幅約0.1μｍのゲ
ート電極形成用の窓を開ける。そして,Si3N4膜24とSiO2
膜25との積層体をCF4＋CHF3ガスを用いてドライ・エッ
チングすることにより,Si3N4膜24とSiO4膜25との積層体
中にゲート電極用の窓を開ける。
次いで，ゲート電極形成用の窓部の上のレジストを選
択除去して，幅１μｍに拡張する。
択除去して，幅１μｍに拡張する。
その後，ゲート電極形成用の窓部にスパッタリングに
よりWSi226を堆積させ，さらに，下地金属としてTi/Pt/
Auを蒸着させた後,Au27をメッキする。
よりWSi226を堆積させ，さらに，下地金属としてTi/Pt/
Auを蒸着させた後,Au27をメッキする。
最後にレジストを剥離して，ゲート電極28を形成す
る。
る。
（工程3,第２図（ｃ）参照） 全面にレジストを塗布した後，レジストを選択除去す
ることにより，ゲート電極28の周辺に幅約１μｍで数10
μｍ間隔にレジスト29を残す。（工程4,第２図（ｄ）参
照） レジスト29をマスクとし,SiO膜25をHF＋NH4Fをエッチ
ング液としてウエット・エーチングにより選択除去す
る。残されたSiO2膜30は，ゲート電極28の転倒防止用の
支持体となる。
ることにより，ゲート電極28の周辺に幅約１μｍで数10
μｍ間隔にレジスト29を残す。（工程4,第２図（ｄ）参
照） レジスト29をマスクとし,SiO膜25をHF＋NH4Fをエッチ
ング液としてウエット・エーチングにより選択除去す
る。残されたSiO2膜30は，ゲート電極28の転倒防止用の
支持体となる。
（実施例２） 第３図は，実施例２を示す図である。
以下，第３図を用いて，本実施例のGaAsFETの製造方
法を説明する。
法を説明する。
（工程1,第３図（ａ）参照） ｎ型GaAs基板31の表面にAu−Ge/Niからなるソース電
極32およびドレイン電極33を形成する。
極32およびドレイン電極33を形成する。
次いで，表面保護膜であるSi3N4膜34を全面に堆積さ
せ，さらにその上に，スペーサとしてのSiO2膜35を堆積
させる。Si3N4膜34の厚さは約1000Åであり,SiO膜35の
厚さは約3000Åである。
せ，さらにその上に，スペーサとしてのSiO2膜35を堆積
させる。Si3N4膜34の厚さは約1000Åであり,SiO膜35の
厚さは約3000Åである。
（工程2,第３図（ｂ）参照） 表面全体にレジストを塗布した後，レジストの所定の
位置に，電子ピーム露光などにより，幅約0.1μｍのゲ
ート電極形成用の窓を開ける。そして,Si3N4膜34とSiO2
膜35との積層体をCF4＋CHF3ガスを用いてドライ・エッ
チングすることにより,Si3N4膜34とSiO2膜35との積層体
中にゲート電極用の窓を開ける。
位置に，電子ピーム露光などにより，幅約0.1μｍのゲ
ート電極形成用の窓を開ける。そして,Si3N4膜34とSiO2
膜35との積層体をCF4＋CHF3ガスを用いてドライ・エッ
チングすることにより,Si3N4膜34とSiO2膜35との積層体
中にゲート電極用の窓を開ける。
次いで，ゲート電極形成用の窓部の上のレジストを選
択除去して，幅１μｍに拡張する。
択除去して，幅１μｍに拡張する。
その後，ゲート電極形成用の窓部にスパッタリングに
よりWSi236を堆積させ，さらに，下地金属としてTi/Pt/
Auを蒸着させた後,Au37をメッキする。
よりWSi236を堆積させ，さらに，下地金属としてTi/Pt/
Auを蒸着させた後,Au37をメッキする。
最後にレジストを剥離して，ゲート電極38を形成す
る。
る。
（工程3,第３図（ｃ）参照） ゲート電極38をマスクとし,HF＋NH4Fをエッチング液
としてSiO2膜35を選択的にウエット・エッチングするこ
とにより，ゲート電極38の周辺部以外のSiO2膜35を除去
する。
としてSiO2膜35を選択的にウエット・エッチングするこ
とにより，ゲート電極38の周辺部以外のSiO2膜35を除去
する。
次いで，全面にスパッタリングにより,AlN膜39を1000
Åの厚さに堆積させる。
Åの厚さに堆積させる。
その後，全面にレジストを塗布し，ゲート電極38の周
辺に幅約１μｍで数10μｍ間隔にレジスト40を残し，他
の部分のレジストは除去する。
辺に幅約１μｍで数10μｍ間隔にレジスト40を残し，他
の部分のレジストは除去する。
（工程4,第３図（ｄ）参照） レジスト40をマスクとし,KOHをエッチング液としてAl
N膜39を選択的にウエット・エッチングする。
N膜39を選択的にウエット・エッチングする。
次いで,AlN膜39をマスクとし,HF＋NH4Fをエッチング
液としてSiO2膜35を選択的にウエット・エッチングする
ことにより，ゲート電極38の周辺部のSiO2膜35を除去す
る。
液としてSiO2膜35を選択的にウエット・エッチングする
ことにより，ゲート電極38の周辺部のSiO2膜35を除去す
る。
残されたAlN膜39は，ゲート電極38の支持体として作
用する。
用する。
以上，実施例１および実施例２ではプレーナ型のGaAs
FETの製造方法について述べたが，両実施例ともにリセ
ス型のGaAsFETの製造にも適用することができる。
FETの製造方法について述べたが，両実施例ともにリセ
ス型のGaAsFETの製造にも適用することができる。
また，実施例１および実施例２ではゲート電極の断面
形状がＴ字形のものについて説明したが，両実施例とも
にゲート電極の断面形状がＹ字形のものにも適用するこ
とができる。
形状がＴ字形のものについて説明したが，両実施例とも
にゲート電極の断面形状がＹ字形のものにも適用するこ
とができる。
本発明によれば,GaAsFETのような電界効果トランジス
タにおいて，ゲート電極に対して部分的に支持体を設け
ることにより，製造の途中においてゲート電極が転倒す
ることがなくなるので，製造歩留りを向上させることが
できると共に，寄生容量の増加を最小限にとどめて，性
能への悪影響を防ぐことができる。
タにおいて，ゲート電極に対して部分的に支持体を設け
ることにより，製造の途中においてゲート電極が転倒す
ることがなくなるので，製造歩留りを向上させることが
できると共に，寄生容量の増加を最小限にとどめて，性
能への悪影響を防ぐことができる。
第１図は本発明の原理説明図，第２図は実施例１を示す
図，第３図は実施例２を示す図，第４図は従来例１を示
す図，第５図は従来例２を示す図である。 第１図において 1:n型GaAs基板 2:ソース電極 3:ドレイン電極 4:Si3N4膜 5:ゲート電極 6:支持体
図，第３図は実施例２を示す図，第４図は従来例１を示
す図，第５図は従来例２を示す図である。 第１図において 1:n型GaAs基板 2:ソース電極 3:ドレイン電極 4:Si3N4膜 5:ゲート電極 6:支持体
Claims (1)
- 【請求項１】半導体上に設けられた，ソース電極，ドレ
イン電極およびゲート電極を備え， 前記ゲート電極には前記半導体の上方へ延びる衝立部
と，衝立部から側方に延びる庇部とが設けられ， 前記ゲート電極の延在方向には，前記庇部と前記半導体
との間に生じる間隙が存在しているとともに， 前記ゲート電極の延在方向の一部には，前記間隙部にお
ける前記庇部下面と前記半導体との間に介在して前記庇
部を支持する支持体が設けられてなることを特徴とする
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328829A JP2557432B2 (ja) | 1987-12-25 | 1987-12-25 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328829A JP2557432B2 (ja) | 1987-12-25 | 1987-12-25 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170051A JPH01170051A (ja) | 1989-07-05 |
| JP2557432B2 true JP2557432B2 (ja) | 1996-11-27 |
Family
ID=18214549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62328829A Expired - Fee Related JP2557432B2 (ja) | 1987-12-25 | 1987-12-25 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557432B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614739A (en) * | 1995-06-02 | 1997-03-25 | Motorola | HIGFET and method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999776A (ja) * | 1982-11-29 | 1984-06-08 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
| JPS60111474A (ja) * | 1983-11-22 | 1985-06-17 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-12-25 JP JP62328829A patent/JP2557432B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01170051A (ja) | 1989-07-05 |
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