JPH05152346A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH05152346A JPH05152346A JP31470991A JP31470991A JPH05152346A JP H05152346 A JPH05152346 A JP H05152346A JP 31470991 A JP31470991 A JP 31470991A JP 31470991 A JP31470991 A JP 31470991A JP H05152346 A JPH05152346 A JP H05152346A
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- mask
- metal mask
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Abstract
(57)【要約】
【目的】 光露光技術によるクォータミクロンのゲート
電極を備えた、ＧａＡｓＭＥＳＦＥＴ等の化合物半導体
装置の製造方法を提供する。 【構成】 メタルマスク（９）を蒸着し、リフトオフに
より狭小化されたメタルマスクの開孔部（１０）を形成
する工程と、該メタルマスクの開孔部（１０）より前記
レジスト膜（５）を等方的に前記メタルマスクをひさし
状に残すようにオーバーエッチする工程と、該オーバー
エッチされたレジスト膜をマスクとして前記化合物半導
体基板（６）をエッチングすることによりリセス部（１
１）を形成する工程と、該リセス部に前記メタルマスク
（９）の開孔部（１０）より斜めにゲート電極金属（１
２）を蒸着する工程とからなることを特徴とする。
電極を備えた、ＧａＡｓＭＥＳＦＥＴ等の化合物半導体
装置の製造方法を提供する。 【構成】 メタルマスク（９）を蒸着し、リフトオフに
より狭小化されたメタルマスクの開孔部（１０）を形成
する工程と、該メタルマスクの開孔部（１０）より前記
レジスト膜（５）を等方的に前記メタルマスクをひさし
状に残すようにオーバーエッチする工程と、該オーバー
エッチされたレジスト膜をマスクとして前記化合物半導
体基板（６）をエッチングすることによりリセス部（１
１）を形成する工程と、該リセス部に前記メタルマスク
（９）の開孔部（１０）より斜めにゲート電極金属（１
２）を蒸着する工程とからなることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置の製
造方法に係り、特にＧａＡｓ ＭＥＳＦＥＴ（金属ショ
ットキゲート電界効果トランジスタ）等のゲート電極の
製造方法に関する。
造方法に係り、特にＧａＡｓ ＭＥＳＦＥＴ（金属ショ
ットキゲート電界効果トランジスタ）等のゲート電極の
製造方法に関する。
【０００２】
【従来の技術】従来、化合物半導体ＦＥＴ、例えばＧａ
Ａｓ ＭＥＳＦＥＴは、半絶縁性（ｉ層）ＧａＡｓ基板
と、この基板上に形成されたｎ型動作層と、この動作層
上に形成されたオーミック接触のためのｎ+層と、ソー
ス電極及びドレイン電極と、このソース電極及びドレイ
ン電極間のリセス部に形成されたショットキ接触のゲー
ト電極とからなる。ところで、係るＧａＡｓ ＭＥＳＦ
ＥＴの低雑音、高利得のためには、ゲート長の短縮が必
要で、クォータミクロンのゲートパターンを形成する必
要があり、電子ビーム直接描画技術が多用されている。
しかし、この方法を用いてゲート長の短縮を図るには、
高価な設備が必要であり、その上歩留りや信頼性の向上
等が難しいので、実用化の観点からは必ずしも最善の方
法とはいえない。このため、光露光によるクォータミク
ロンのゲート電極形成方法が盛んに研究されており、そ
の一例が特開平２−２７３９４１号公報に開示されてい
る。
Ａｓ ＭＥＳＦＥＴは、半絶縁性（ｉ層）ＧａＡｓ基板
と、この基板上に形成されたｎ型動作層と、この動作層
上に形成されたオーミック接触のためのｎ+層と、ソー
ス電極及びドレイン電極と、このソース電極及びドレイ
ン電極間のリセス部に形成されたショットキ接触のゲー
ト電極とからなる。ところで、係るＧａＡｓ ＭＥＳＦ
ＥＴの低雑音、高利得のためには、ゲート長の短縮が必
要で、クォータミクロンのゲートパターンを形成する必
要があり、電子ビーム直接描画技術が多用されている。
しかし、この方法を用いてゲート長の短縮を図るには、
高価な設備が必要であり、その上歩留りや信頼性の向上
等が難しいので、実用化の観点からは必ずしも最善の方
法とはいえない。このため、光露光によるクォータミク
ロンのゲート電極形成方法が盛んに研究されており、そ
の一例が特開平２−２７３９４１号公報に開示されてい
る。
【０００３】図６から図８は、上記公報に開示された従
来の光露光によるクォータミクロンのゲート電極の製造
方法である。図６において、半絶縁性（ｉ層）のＧａＡ
ｓ基板１には、ｎ型動作層２、及び、オーミック接触の
ためのｎ+層６がエピ成長または拡散により形成されて
いる。ｎ+層６の上には、ＡｕＧｅ等のオーミック電極
であるソース電極３およびドレイン電極４が形成されて
いる。そして、熱可塑性のレジスト５が塗布され、熱可
塑性ゆえに加熱することにより、表面が平坦化されてい
る。そして、レジスト５の上には、Ｔｉからなるメタル
マスク９が形成され０.２〜０.３μの開孔部１０が設け
られている。
来の光露光によるクォータミクロンのゲート電極の製造
方法である。図６において、半絶縁性（ｉ層）のＧａＡ
ｓ基板１には、ｎ型動作層２、及び、オーミック接触の
ためのｎ+層６がエピ成長または拡散により形成されて
いる。ｎ+層６の上には、ＡｕＧｅ等のオーミック電極
であるソース電極３およびドレイン電極４が形成されて
いる。そして、熱可塑性のレジスト５が塗布され、熱可
塑性ゆえに加熱することにより、表面が平坦化されてい
る。そして、レジスト５の上には、Ｔｉからなるメタル
マスク９が形成され０.２〜０.３μの開孔部１０が設け
られている。
【０００４】このクォータミクロンの開孔部１０の形成
は、以下の通りである。まず、第１のレジスト５の上
に、高解像度の第２のレジストを塗布し、ゲート長０.
４〜０.５μのゲート電極パターンマスクによりフォト
リソグラフィにて、第２のレジストを現像し、０.４〜
０.５μのゲート電極パターンを形成する。そして、Ｏ2
プラズマによる等方性エッチングにより、第２のレジス
トのゲート電極パターン及び下地の第１のレジストをエ
ッチングして、第２のレジストのゲート電極パターンを
０.２〜０.３μに狭小化する。次に、Ｔｉを蒸着し、第
２のレジストのゲート電極パターンをリフトオフするこ
とにより、０.２〜０.３μに狭小化された開孔部１０を
有するメタルマスク９が形成される。
は、以下の通りである。まず、第１のレジスト５の上
に、高解像度の第２のレジストを塗布し、ゲート長０.
４〜０.５μのゲート電極パターンマスクによりフォト
リソグラフィにて、第２のレジストを現像し、０.４〜
０.５μのゲート電極パターンを形成する。そして、Ｏ2
プラズマによる等方性エッチングにより、第２のレジス
トのゲート電極パターン及び下地の第１のレジストをエ
ッチングして、第２のレジストのゲート電極パターンを
０.２〜０.３μに狭小化する。次に、Ｔｉを蒸着し、第
２のレジストのゲート電極パターンをリフトオフするこ
とにより、０.２〜０.３μに狭小化された開孔部１０を
有するメタルマスク９が形成される。
【０００５】図７は、開孔部１０を通して、リセス部１
１が形成され、かつゲート電極１２が形成されたところ
である。リセス部１１は開孔部１０を通して、リン酸系
のエッチング液でエッチングによりＧａＡｓ基板のｎ+
層６を越えて、ｎ型動作層２が露出する深さに形成され
る。そして、ゲート電極１２はＴｉ，Ｐｔ，Ａｕ等の金
属を同様に開孔部１０を通して蒸着することによって形
成される。
１が形成され、かつゲート電極１２が形成されたところ
である。リセス部１１は開孔部１０を通して、リン酸系
のエッチング液でエッチングによりＧａＡｓ基板のｎ+
層６を越えて、ｎ型動作層２が露出する深さに形成され
る。そして、ゲート電極１２はＴｉ，Ｐｔ，Ａｕ等の金
属を同様に開孔部１０を通して蒸着することによって形
成される。
【０００６】図８は、メタルマスク９及び第１のレジス
ト５を除去して、ＧａＡｓ ＭＥＳＦＥＴの完成した構
造を示す。メタルマスク９及び第１のレジスト５の除去
は、剥離剤で第１のレジスト５を除去することによっ
て、メタルマスク９もリフトオフにより共に除去され
る。従って、従来の化合物半導体ＦＥＴのゲート電極の
構造は、ソース電極３およびドレイン電極４の間にリセ
ス部１１が位置し、その中央にクォータミクロンのゲー
ト長のゲート電極１２が形成される。
ト５を除去して、ＧａＡｓ ＭＥＳＦＥＴの完成した構
造を示す。メタルマスク９及び第１のレジスト５の除去
は、剥離剤で第１のレジスト５を除去することによっ
て、メタルマスク９もリフトオフにより共に除去され
る。従って、従来の化合物半導体ＦＥＴのゲート電極の
構造は、ソース電極３およびドレイン電極４の間にリセ
ス部１１が位置し、その中央にクォータミクロンのゲー
ト長のゲート電極１２が形成される。
【０００７】
【発明が解決しようとする課題】しかしながら、係る従
来のＧａＡｓ ＭＥＳＦＥＴのゲート電極の構造では、
ゲート電極はソース電極およびドレイン電極間のリセス
部の略中央に位置するため、ゲート長を一定にしたまま
ドレイン耐圧をあげることは困難であった。係る現状技
術の問題点に鑑み、本発明は、ドレイン耐圧を向上しか
つ動作効率を向上するクォータミクロンのゲート電極を
有するＧａＡｓ ＭＥＳＦＥＴ等の化合物半導体装置の
製造方法を提供するものである。
来のＧａＡｓ ＭＥＳＦＥＴのゲート電極の構造では、
ゲート電極はソース電極およびドレイン電極間のリセス
部の略中央に位置するため、ゲート長を一定にしたまま
ドレイン耐圧をあげることは困難であった。係る現状技
術の問題点に鑑み、本発明は、ドレイン耐圧を向上しか
つ動作効率を向上するクォータミクロンのゲート電極を
有するＧａＡｓ ＭＥＳＦＥＴ等の化合物半導体装置の
製造方法を提供するものである。
【０００８】
【課題を解決するための手段】化合物半導体基板上にソ
ース／ドレイン電極を形成し、第１のレジストを塗布
し、第２のレジストを塗布し、フォトリソグラフィで、
第２のレジストを現像することにより、ゲート電極パタ
ーンを形成する工程と、該ゲート電極パターンを等方性
にエッチングし、狭小化する工程と、メタルマスクを蒸
着し、リフトオフにより狭小化された前記ゲート電極パ
ターンのメタルマスクの開孔部を形成する工程と、該メ
タルマスクの開孔部より前記第１のレジスト膜を等方的
に前記メタルマスクをひさし状に残すようにオーバーエ
ッチする工程と、該オーバーエッチされたレジスト膜を
マスクとして前記化合物半導体基板をエッチングするこ
とによりリセス部を形成する工程と、該リセス部に前記
メタルマスクの開孔部より斜めにゲート電極金属を蒸着
する工程とからなることを特徴とする。
ース／ドレイン電極を形成し、第１のレジストを塗布
し、第２のレジストを塗布し、フォトリソグラフィで、
第２のレジストを現像することにより、ゲート電極パタ
ーンを形成する工程と、該ゲート電極パターンを等方性
にエッチングし、狭小化する工程と、メタルマスクを蒸
着し、リフトオフにより狭小化された前記ゲート電極パ
ターンのメタルマスクの開孔部を形成する工程と、該メ
タルマスクの開孔部より前記第１のレジスト膜を等方的
に前記メタルマスクをひさし状に残すようにオーバーエ
ッチする工程と、該オーバーエッチされたレジスト膜を
マスクとして前記化合物半導体基板をエッチングするこ
とによりリセス部を形成する工程と、該リセス部に前記
メタルマスクの開孔部より斜めにゲート電極金属を蒸着
する工程とからなることを特徴とする。
【０００９】
【作用】メタルマスクの開孔部よりレジスト膜を等方的
に、メタルマスクをひさし状に残すようにオーバーエッ
チすることにより、レジスト膜をマスクとして形成させ
るリセス部が幅広く形成される。そして幅広く形成され
たリセス部にメタルマスクの開孔部より斜めにゲート電
極金属を蒸着することにより、ゲート電極はドレインか
ら離れた位置に形成することができる。それ故、リセス
幅を広くとること及びゲート電極をドレイン電極から離
しソース電極に近づける位置に蒸着することにより、ド
レイン耐圧の向上および動作効率が向上する。
に、メタルマスクをひさし状に残すようにオーバーエッ
チすることにより、レジスト膜をマスクとして形成させ
るリセス部が幅広く形成される。そして幅広く形成され
たリセス部にメタルマスクの開孔部より斜めにゲート電
極金属を蒸着することにより、ゲート電極はドレインか
ら離れた位置に形成することができる。それ故、リセス
幅を広くとること及びゲート電極をドレイン電極から離
しソース電極に近づける位置に蒸着することにより、ド
レイン耐圧の向上および動作効率が向上する。
【００１０】
【実施例】図１から図５は本発明の一実施例の化合物半
導体装置（ＧａＡｓ ＭＥＳＦＥＴ）の製造工程の断面
図である。
導体装置（ＧａＡｓ ＭＥＳＦＥＴ）の製造工程の断面
図である。
【００１１】図２はメタルマスク９に開孔部１０を設け
た工程である。この工程迄は、特開平２−２７３９４１
号公報に開示される従来の技術と変わらない。即ち、半
絶縁性（ｉ層）のＧａＡｓ基板１には、ｎ型動作層２、
及び、オーミック接触のためのｎ+層６がエピ成長また
はイオン注入により形成されている。ｎ+層６の上に
は、ＡｕＧｅ等のオーミック接触性の金属電極であるソ
ース電極３およびドレイン電極４が形成されている。そ
して、熱可塑性のレジスト５（たとえば、ＳＡＬ−１１
０−ＰＬ１ シプレー社製）が塗布され、熱可塑性ゆえ
に加熱することにより、表面が平坦化されている。そし
て、レジスト５の上には、下層Ａｌ、上層Ｔｉの積層構
造からなるメタルマスク９が形成され０.２〜０.３μの
開孔部１０が設けられている。なお、メタルマスク９の
ＡｌとＴｉは各々６００〜８００オングストロームの膜
厚を有する。
た工程である。この工程迄は、特開平２−２７３９４１
号公報に開示される従来の技術と変わらない。即ち、半
絶縁性（ｉ層）のＧａＡｓ基板１には、ｎ型動作層２、
及び、オーミック接触のためのｎ+層６がエピ成長また
はイオン注入により形成されている。ｎ+層６の上に
は、ＡｕＧｅ等のオーミック接触性の金属電極であるソ
ース電極３およびドレイン電極４が形成されている。そ
して、熱可塑性のレジスト５（たとえば、ＳＡＬ−１１
０−ＰＬ１ シプレー社製）が塗布され、熱可塑性ゆえ
に加熱することにより、表面が平坦化されている。そし
て、レジスト５の上には、下層Ａｌ、上層Ｔｉの積層構
造からなるメタルマスク９が形成され０.２〜０.３μの
開孔部１０が設けられている。なお、メタルマスク９の
ＡｌとＴｉは各々６００〜８００オングストロームの膜
厚を有する。
【００１２】このクォータミクロンの開孔部１０の形成
は、以下の通りである。まず、第１のレジスト５の上
に、高解像度の第２のレジスト（たとえば、ＡＺ５２０
０Ｅヘキスト社製）を塗布し、ゲート長０.４〜０.５μ
のゲート電極パターンマスクによりフォトリソグラフィ
にて、第２のレジストを現像し、０.４〜０.５μのゲー
ト電極パターンを形成する。そして、Ｏ2プラズマによ
る等方性エッチングにより、第２のレジストのゲート電
極パターン及び下地の第１のレジストをエッチングし
て、第２のレジストのゲート電極パターンを０.２〜０.
３μに狭小化する。次に、ＡｌとＴｉを順次蒸着し、第
２のレジストのゲート電極パターンをリフトオフするこ
とにより、０.２〜０.３μに狭小化された開孔部１０を
有するメタルマスク９が形成される。
は、以下の通りである。まず、第１のレジスト５の上
に、高解像度の第２のレジスト（たとえば、ＡＺ５２０
０Ｅヘキスト社製）を塗布し、ゲート長０.４〜０.５μ
のゲート電極パターンマスクによりフォトリソグラフィ
にて、第２のレジストを現像し、０.４〜０.５μのゲー
ト電極パターンを形成する。そして、Ｏ2プラズマによ
る等方性エッチングにより、第２のレジストのゲート電
極パターン及び下地の第１のレジストをエッチングし
て、第２のレジストのゲート電極パターンを０.２〜０.
３μに狭小化する。次に、ＡｌとＴｉを順次蒸着し、第
２のレジストのゲート電極パターンをリフトオフするこ
とにより、０.２〜０.３μに狭小化された開孔部１０を
有するメタルマスク９が形成される。
【００１３】図３は、メタルマスクの開孔部１０よりレ
ジスト膜５を等方的にメタルマスク９をひさし状に残す
ようにオーバーエッチした工程である。このレジスト膜
５のエッチングは、Ｏ2 ガスを利用し、リアクティブイ
オンエッチ（ＲＩＥ）装置を等方性の条件で使用して行
われる。この時、Ａｌ／Ｔｉからなるメタルマスクはひ
さし状に残されるため、プラズマエッチング時および次
のリセスエッチング時にダレまたはそりが発生しないよ
う、充分な機械的強度が得られるように膜厚、膜の構成
を選択する必要がある。実験によれば、ＡｌとＴｉの膜
厚が同じ厚みという条件で、上記膜厚より薄くするとダ
レが生じ、逆に厚くするとそりが発生する。
ジスト膜５を等方的にメタルマスク９をひさし状に残す
ようにオーバーエッチした工程である。このレジスト膜
５のエッチングは、Ｏ2 ガスを利用し、リアクティブイ
オンエッチ（ＲＩＥ）装置を等方性の条件で使用して行
われる。この時、Ａｌ／Ｔｉからなるメタルマスクはひ
さし状に残されるため、プラズマエッチング時および次
のリセスエッチング時にダレまたはそりが発生しないよ
う、充分な機械的強度が得られるように膜厚、膜の構成
を選択する必要がある。実験によれば、ＡｌとＴｉの膜
厚が同じ厚みという条件で、上記膜厚より薄くするとダ
レが生じ、逆に厚くするとそりが発生する。
【００１４】図４は、第１のレジスト５をマスクとし
て、エッチングによりリセス部１１を形成した工程であ
る。リセス部１１のエッチングは、リン酸系のエッチン
グ液によって行われ、その深さはソース電極３及びドレ
イン電極４の電流Ｉｄｓをモニターすることによって決
められる。リセス部１１の幅は、レジスト５がメタルマ
スク９をひさし状に残すようにオーバーエッチにより広
く開口されているため、従来の図８に示す構造と比較し
て大幅に広くなる。
て、エッチングによりリセス部１１を形成した工程であ
る。リセス部１１のエッチングは、リン酸系のエッチン
グ液によって行われ、その深さはソース電極３及びドレ
イン電極４の電流Ｉｄｓをモニターすることによって決
められる。リセス部１１の幅は、レジスト５がメタルマ
スク９をひさし状に残すようにオーバーエッチにより広
く開口されているため、従来の図８に示す構造と比較し
て大幅に広くなる。
【００１５】次に、図１は、斜め蒸着によりゲート電極
１２を形成した工程である。斜め蒸着は、蒸着装置を回
転させないで、蒸着装置のソースを、ＧａＡｓ基板の垂
線に対して２０°〜３０°の角度をつけた位置に置き蒸
着を行うものである。従って、ゲート電極１２はメタル
マスク９の開孔部１０を通して斜めに蒸着形成され、図
１に示すようにソース電極３に近づき、ドレイン電極４
から離れた位置に狭小化された０.２〜０.３μのゲート
長で形成される。なおゲート電極１２は、Ｔｉ／Ｐｔ／
Ａｕの金属の三層構造からなっている。
１２を形成した工程である。斜め蒸着は、蒸着装置を回
転させないで、蒸着装置のソースを、ＧａＡｓ基板の垂
線に対して２０°〜３０°の角度をつけた位置に置き蒸
着を行うものである。従って、ゲート電極１２はメタル
マスク９の開孔部１０を通して斜めに蒸着形成され、図
１に示すようにソース電極３に近づき、ドレイン電極４
から離れた位置に狭小化された０.２〜０.３μのゲート
長で形成される。なおゲート電極１２は、Ｔｉ／Ｐｔ／
Ａｕの金属の三層構造からなっている。
【００１６】図５は、メタルマスク９及び第１のレジス
ト５を剥離した工程である。第１のレジスト５を剥離剤
により除去することにより、メタルマスク９もリフトオ
フされ除去される。ここで、クォータミクロンのゲート
電極１２を有するＧａＡｓＭＥＳＦＥＴが完成する。そ
してゲート電極１２は広いリセス部１１のソース電極３
に近く、ドレイン電極４から離れた位置に形成されるの
で、ドレイン容量が減少し、ドレイン耐圧が向上し、Ｇ
ａＡｓ ＭＥＳＦＥＴの動作効率が向上する。
ト５を剥離した工程である。第１のレジスト５を剥離剤
により除去することにより、メタルマスク９もリフトオ
フされ除去される。ここで、クォータミクロンのゲート
電極１２を有するＧａＡｓＭＥＳＦＥＴが完成する。そ
してゲート電極１２は広いリセス部１１のソース電極３
に近く、ドレイン電極４から離れた位置に形成されるの
で、ドレイン容量が減少し、ドレイン耐圧が向上し、Ｇ
ａＡｓ ＭＥＳＦＥＴの動作効率が向上する。
【００１７】
【発明の効果】以上に説明したように、本発明の製造方
法によれば、ＧａＡｓ ＭＥＳＦＥＴ等の化合物半導体
装置のリセス幅を広くとることができ、光露光によるク
ォータミクロンのゲート電極をソース電極に近づけ、ド
レイン電極から離すことができる。これにより、化合物
半導体装置、特に高出力タイプのＧａＡｓＭＥＳＦＥＴ
等の動作特性の改善に顕著な効果を奏する。
法によれば、ＧａＡｓ ＭＥＳＦＥＴ等の化合物半導体
装置のリセス幅を広くとることができ、光露光によるク
ォータミクロンのゲート電極をソース電極に近づけ、ド
レイン電極から離すことができる。これにより、化合物
半導体装置、特に高出力タイプのＧａＡｓＭＥＳＦＥＴ
等の動作特性の改善に顕著な効果を奏する。
【図１】本発明の一実施例のＧａＡｓ ＭＥＳＦＥＴの
製造工程の断面図。
製造工程の断面図。
【図２】本発明の一実施例のＧａＡｓ ＭＥＳＦＥＴの
製造工程の断面図。
製造工程の断面図。
【図３】本発明の一実施例のＧａＡｓ ＭＥＳＦＥＴの
製造工程の断面図。
製造工程の断面図。
【図４】本発明の一実施例のＧａＡｓ ＭＥＳＦＥＴの
製造工程の断面図。
製造工程の断面図。
【図５】本発明の一実施例のＧａＡｓ ＭＥＳＦＥＴの
製造工程の断面図。
製造工程の断面図。
【図６】従来のＧａＡｓ ＭＥＳＦＥＴの製造工程の断
面図。
面図。
【図７】従来のＧａＡｓ ＭＥＳＦＥＴの製造工程の断
面図。
面図。
【図８】従来のＧａＡｓ ＭＥＳＦＥＴの製造工程の断
面図。
面図。
Claims (1)
- 【請求項１】 化合物半導体基板上にソース／ドレイン
電極を形成し、第１のレジストを塗布し、第２のレジス
トを塗布し、フォトリソグラフィで、第２のレジストを
現像することにより、ゲート電極パターンを形成する工
程と、メタルマスクを蒸着し、リフトオフにより前記ゲ
ート電極パターンのメタルマスクの開孔部を形成する工
程と、該メタルマスクの開孔部より前記第１のレジスト
膜を等方的に前記メタルマスクをひさし状に残すように
オーバーエッチする工程と、該オーバーエッチされたレ
ジスト膜をマスクとして前記化合物半導体基板をエッチ
ングすることによりリセス部を形成する工程と、該リセ
ス部に前記メタルマスクの開孔部より斜めにゲート電極
金属を蒸着する工程とからなることを特徴とする化合物
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31470991A JPH05152346A (ja) | 1991-11-28 | 1991-11-28 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31470991A JPH05152346A (ja) | 1991-11-28 | 1991-11-28 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152346A true JPH05152346A (ja) | 1993-06-18 |
Family
ID=18056616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31470991A Pending JPH05152346A (ja) | 1991-11-28 | 1991-11-28 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152346A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2277639B (en) * | 1993-04-27 | 1997-08-06 | Gold Star Co | Method of making a FET having a recessed gate structure |
| US9263292B2 (en) | 2004-07-12 | 2016-02-16 | Globalfoundries Inc. | Processing for overcoming extreme topography |
-
1991
- 1991-11-28 JP JP31470991A patent/JPH05152346A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2277639B (en) * | 1993-04-27 | 1997-08-06 | Gold Star Co | Method of making a FET having a recessed gate structure |
| US9263292B2 (en) | 2004-07-12 | 2016-02-16 | Globalfoundries Inc. | Processing for overcoming extreme topography |
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