JPH08274118A - 電界効果型半導体装置及びその製造方法 - Google Patents
電界効果型半導体装置及びその製造方法Info
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- JPH08274118A JPH08274118A JP7099535A JP9953595A JPH08274118A JP H08274118 A JPH08274118 A JP H08274118A JP 7099535 A JP7099535 A JP 7099535A JP 9953595 A JP9953595 A JP 9953595A JP H08274118 A JPH08274118 A JP H08274118A
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- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
Abstract
(57)【要約】
【構成】 基板２上のドレイン電極６及び第２のリセス
溝９を形成する領域を絶縁膜１１で覆い、ついで基板２
の全面をフォトレジスト１５で被覆する。フォトレジス
ト１５に第１及び第２のリセス溝７，９を形成するため
の窓１６，１７を同時に開口すると共に第１のリセス溝
７を浅くエッチングする。この後、窓１７の位置で絶縁
膜１１を開口し、第１のリセス溝７と第２のリセス溝８
を同時にエッチングし、ついで、リフトオフ法によって
第１のリセス溝７内にゲート電極８を形成する。このと
き第２のリセス溝９内には電極金属１０が堆積する。 【効果】 ゲート電極のエッジ下やドレイン電極のエッ
ジ下における局所的な電界集中を緩和し、耐圧性能を向
上させる。また、第１及び第２のリセス溝の位置合せの
ばらつきが無くなり、高周波特性のばらつきを低減でき
る。
溝９を形成する領域を絶縁膜１１で覆い、ついで基板２
の全面をフォトレジスト１５で被覆する。フォトレジス
ト１５に第１及び第２のリセス溝７，９を形成するため
の窓１６，１７を同時に開口すると共に第１のリセス溝
７を浅くエッチングする。この後、窓１７の位置で絶縁
膜１１を開口し、第１のリセス溝７と第２のリセス溝８
を同時にエッチングし、ついで、リフトオフ法によって
第１のリセス溝７内にゲート電極８を形成する。このと
き第２のリセス溝９内には電極金属１０が堆積する。 【効果】 ゲート電極のエッジ下やドレイン電極のエッ
ジ下における局所的な電界集中を緩和し、耐圧性能を向
上させる。また、第１及び第２のリセス溝の位置合せの
ばらつきが無くなり、高周波特性のばらつきを低減でき
る。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電界効果型半導体装置及
びその製造方法に関する。具体的にいうと、本発明は例
えばＧａＡｓＭＥＳＦＥＴ等の電界効果型半導体装置の
耐圧性能を向上させるための技術に関する。
びその製造方法に関する。具体的にいうと、本発明は例
えばＧａＡｓＭＥＳＦＥＴ等の電界効果型半導体装置の
耐圧性能を向上させるための技術に関する。
【０００２】
【従来の技術】高性能、高出力な電界効果型トランジス
タ（ＦＥＴ）は、高効率で高信頼性を有することが要求
される。なかでも、ＦＥＴにおいては、耐圧の向上は必
要不可欠とされる。この耐圧は、一般に、ソース電極と
ドレイン電極間に電圧を印加した状態におけるゲート・
ドレイン間の局部的な電界集中による降伏現象で決まる
と言われている（例えば、IEEE TRANSACTIONS ON ELECT
RON DEVICES; VOL.35, NO.11, p.1765-1770,NOVEMBER 1
988 参照）。
タ（ＦＥＴ）は、高効率で高信頼性を有することが要求
される。なかでも、ＦＥＴにおいては、耐圧の向上は必
要不可欠とされる。この耐圧は、一般に、ソース電極と
ドレイン電極間に電圧を印加した状態におけるゲート・
ドレイン間の局部的な電界集中による降伏現象で決まる
と言われている（例えば、IEEE TRANSACTIONS ON ELECT
RON DEVICES; VOL.35, NO.11, p.1765-1770,NOVEMBER 1
988 参照）。
【０００３】ＦＥＴの耐圧性能を向上させるための方法
としては、従来より、活性層（能動層）の不純物濃度を
最適化したり、リセス構造のＦＥＴではリセス構造を最
適化したりすることが行なわれている。
としては、従来より、活性層（能動層）の不純物濃度を
最適化したり、リセス構造のＦＥＴではリセス構造を最
適化したりすることが行なわれている。
【０００４】例えば、図１２（ａ）〜（ｄ）に示すもの
は、耐圧性能を改善した２段リセス構造を有するＦＥＴ
５１の形成プロセスを説明する断面図である。このプロ
セスにあっては、まず図１２（ａ）に示すように、半絶
縁性ＧａＡｓ層５２の上に活性層５３をエピタキシャル
成長させた基板５４の表面に電極材料を蒸着させてソー
ス電極５５及びドレイン電極５６を形成した後、ソース
及びドレイン両電極５５，５６の上から基板５４表面に
第１のレジスト膜５７を形成する。この第１のレジスト
膜５７をパターニングしてソース及びドレイン電極５
５，５６間において第１のレジスト膜５７に窓５８を開
口する。ついで、第１のレジスト膜５７をエッチング用
マスクとして窓５８から活性層５３の表面をリセスエッ
チングし、図１２（ｂ）に示すように、活性層５３に第
１のリセス溝５９を形成する。この後、第１のレジスト
膜５７をいったん基板５４から剥離させ、再び別な第２
のレジスト膜６０を基板５４の表面に形成し、第２のレ
ジスト膜６０に最初の窓５８よりも開口幅の広い窓６１
を開口する。第２のレジスト膜６０をエッチング用マス
クとして、この窓６１から再び活性層５３の表面をエッ
チングし、第１のリセス溝５９と重ねるようにして第２
のリセス溝６２を形成し、図１２（ｃ）のような２段リ
セス溝６３を形成する。ついで、第２のレジスト膜６０
の上からゲート電極用金属を堆積させ、図１２（ｄ）に
示すようにリフトオフ法によって２段リセス溝６３内に
ゲート電極６４を形成している。
は、耐圧性能を改善した２段リセス構造を有するＦＥＴ
５１の形成プロセスを説明する断面図である。このプロ
セスにあっては、まず図１２（ａ）に示すように、半絶
縁性ＧａＡｓ層５２の上に活性層５３をエピタキシャル
成長させた基板５４の表面に電極材料を蒸着させてソー
ス電極５５及びドレイン電極５６を形成した後、ソース
及びドレイン両電極５５，５６の上から基板５４表面に
第１のレジスト膜５７を形成する。この第１のレジスト
膜５７をパターニングしてソース及びドレイン電極５
５，５６間において第１のレジスト膜５７に窓５８を開
口する。ついで、第１のレジスト膜５７をエッチング用
マスクとして窓５８から活性層５３の表面をリセスエッ
チングし、図１２（ｂ）に示すように、活性層５３に第
１のリセス溝５９を形成する。この後、第１のレジスト
膜５７をいったん基板５４から剥離させ、再び別な第２
のレジスト膜６０を基板５４の表面に形成し、第２のレ
ジスト膜６０に最初の窓５８よりも開口幅の広い窓６１
を開口する。第２のレジスト膜６０をエッチング用マス
クとして、この窓６１から再び活性層５３の表面をエッ
チングし、第１のリセス溝５９と重ねるようにして第２
のリセス溝６２を形成し、図１２（ｃ）のような２段リ
セス溝６３を形成する。ついで、第２のレジスト膜６０
の上からゲート電極用金属を堆積させ、図１２（ｄ）に
示すようにリフトオフ法によって２段リセス溝６３内に
ゲート電極６４を形成している。
【０００５】リセス溝５９，６２のないＦＥＴでは、電
極のエッジ下の領域、特にゲート電極６４のエッジ下面
領域に大きな電界が局所的に集中し、ゲート電極６４に
リーク電流が流れたり、アバランシェ降伏を起こしたり
し易かった。これに対し、上記のような２段リセス構造
を採用すれば、２段リセス溝６３の領域で電界を分散さ
せてゲート電極６４のエッジ直下における電界の集中を
緩和させることができ、リーク電流の増加を抑制し、ま
た降伏電圧を高くしてＦＥＴの耐圧性能を改善すること
ができる。
極のエッジ下の領域、特にゲート電極６４のエッジ下面
領域に大きな電界が局所的に集中し、ゲート電極６４に
リーク電流が流れたり、アバランシェ降伏を起こしたり
し易かった。これに対し、上記のような２段リセス構造
を採用すれば、２段リセス溝６３の領域で電界を分散さ
せてゲート電極６４のエッジ直下における電界の集中を
緩和させることができ、リーク電流の増加を抑制し、ま
た降伏電圧を高くしてＦＥＴの耐圧性能を改善すること
ができる。
【０００６】
【発明が解決しようとする課題】ＦＥＴにおいて上記の
ような２段リセス構造を採用することにより、ゲート電
流の抑制や耐圧性能の向上等の効果がみられるものの、
ドレイン電極のエッジ下における電界集中の緩和までは
期待できず、ＦＥＴに要求される特性に鑑みると、２段
リセス構造のＦＥＴではその改善度は不十分であって、
より耐圧性能を高くし、ゲート電流をより小さくするこ
とが望まれている。
ような２段リセス構造を採用することにより、ゲート電
流の抑制や耐圧性能の向上等の効果がみられるものの、
ドレイン電極のエッジ下における電界集中の緩和までは
期待できず、ＦＥＴに要求される特性に鑑みると、２段
リセス構造のＦＥＴではその改善度は不十分であって、
より耐圧性能を高くし、ゲート電流をより小さくするこ
とが望まれている。
【０００７】さらに、上記のような２段リセス構造のＦ
ＥＴにおいては、第１のリセス溝内に第２のリセス溝を
重複して形成しなければならないので、同一のエッチン
グ用マスク（レジスト膜）を用いて第１及び第２のリセ
ス溝を形成することができず、フォトマスクの位置決め
誤差により第１のレジスト膜に開口された窓と第２のレ
ジスト膜に開口された窓がＦＥＴの作製毎に毎回ランダ
ムにばらつき易いという欠点があった。このため２段リ
セス溝の形状が不安定となり易く、ソース抵抗等に影響
が及び、ＦＥＴの高周波特性をばらつかせるという問題
があった。
ＥＴにおいては、第１のリセス溝内に第２のリセス溝を
重複して形成しなければならないので、同一のエッチン
グ用マスク（レジスト膜）を用いて第１及び第２のリセ
ス溝を形成することができず、フォトマスクの位置決め
誤差により第１のレジスト膜に開口された窓と第２のレ
ジスト膜に開口された窓がＦＥＴの作製毎に毎回ランダ
ムにばらつき易いという欠点があった。このため２段リ
セス溝の形状が不安定となり易く、ソース抵抗等に影響
が及び、ＦＥＴの高周波特性をばらつかせるという問題
があった。
【０００８】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、電界効果型
半導体装置において、局部的な電界の集中を緩和させる
ことによって耐圧を向上させ、さらに、マスク位置合せ
のばらつきによる高周波特性のばらつきをなくすことに
ある。
れたものであり、その目的とするところは、電界効果型
半導体装置において、局部的な電界の集中を緩和させる
ことによって耐圧を向上させ、さらに、マスク位置合せ
のばらつきによる高周波特性のばらつきをなくすことに
ある。
【０００９】
【課題を解決するための手段】本発明による電界効果型
半導体装置は、ソース電極及びドレイン電極の中間にお
いて能動層の上面に形成された第１のリセス溝と、第１
のリセス溝内に形成されたゲート電極と、第１のリセス
溝及び前記ドレイン電極の中間において能動層の上面に
形成された第２のリセス溝とを有することを特徴として
いる。
半導体装置は、ソース電極及びドレイン電極の中間にお
いて能動層の上面に形成された第１のリセス溝と、第１
のリセス溝内に形成されたゲート電極と、第１のリセス
溝及び前記ドレイン電極の中間において能動層の上面に
形成された第２のリセス溝とを有することを特徴として
いる。
【００１０】また、この電界効果型半導体装置において
は、前記第２のリセス溝が前記第１のリセス溝よりも浅
くなっていることが好ましい。
は、前記第２のリセス溝が前記第１のリセス溝よりも浅
くなっていることが好ましい。
【００１１】本発明による第１の電界効果型半導体装置
の製造方法は、能動層の上面に被膜を形成する工程と、
第１及び第２のリセス溝を形成しようとする箇所におい
て当該被膜を同時に開口する工程と、当該被膜に設けら
れたそれぞれの開口を通して前記能動層をエッチングす
ることによって第１のリセス溝及び第２のリセス溝を形
成する工程とを有することを特徴としている。
の製造方法は、能動層の上面に被膜を形成する工程と、
第１及び第２のリセス溝を形成しようとする箇所におい
て当該被膜を同時に開口する工程と、当該被膜に設けら
れたそれぞれの開口を通して前記能動層をエッチングす
ることによって第１のリセス溝及び第２のリセス溝を形
成する工程とを有することを特徴としている。
【００１２】また、本発明の第２の半導体装置の製造方
法は、能動層の上面に被膜を形成する工程と、第１及び
第２のリセス溝を形成しようとする箇所において当該被
膜を同時に開口する工程と、前記開口のうちいずれか一
方の開口をレジスト材料によって塞ぎ、他方の開口を通
して第１及び第２のリセス溝のうちいずれか一方のリセ
ス溝を形成する工程と、レジスト材料で塞がれた一方の
開口を再び開口させると共に他方の開口をレジスト材料
によって塞ぎ、再び開口された開口を通して第１及び第
２のリセス溝のうちいずれか他方のリセス溝を形成する
工程とを有することを特徴としている。
法は、能動層の上面に被膜を形成する工程と、第１及び
第２のリセス溝を形成しようとする箇所において当該被
膜を同時に開口する工程と、前記開口のうちいずれか一
方の開口をレジスト材料によって塞ぎ、他方の開口を通
して第１及び第２のリセス溝のうちいずれか一方のリセ
ス溝を形成する工程と、レジスト材料で塞がれた一方の
開口を再び開口させると共に他方の開口をレジスト材料
によって塞ぎ、再び開口された開口を通して第１及び第
２のリセス溝のうちいずれか他方のリセス溝を形成する
工程とを有することを特徴としている。
【００１３】また、本発明の第３の半導体装置の製造方
法は、能動層の上面の第１のリセス溝を形成しようとす
る領域を除き少なくとも第２のリセス溝を形成しようと
する領域に第１の被膜を形成する工程と、当該第１の被
膜の上から能動層の上面に第２の被膜を形成する工程
と、第１及び第２のリセス溝を形成しようとする箇所に
おいて少なくとも第２の被膜を同時に開口し、当該第２
の被膜の開口を通して前記能動層をエッチングすること
によって第１のリセス溝を形成し、第２の被膜の開口及
び第２の被膜の開口と一致させて第１の被膜に形成され
た開口を通して前記能動層をエッチングすることによっ
て第２のリセス溝を形成する工程とを有し、第１の被膜
と第２の被膜のエッチング特性の違いを利用して第２の
リセス溝を第１のリセス溝よりも浅く形成することを特
徴としている。
法は、能動層の上面の第１のリセス溝を形成しようとす
る領域を除き少なくとも第２のリセス溝を形成しようと
する領域に第１の被膜を形成する工程と、当該第１の被
膜の上から能動層の上面に第２の被膜を形成する工程
と、第１及び第２のリセス溝を形成しようとする箇所に
おいて少なくとも第２の被膜を同時に開口し、当該第２
の被膜の開口を通して前記能動層をエッチングすること
によって第１のリセス溝を形成し、第２の被膜の開口及
び第２の被膜の開口と一致させて第１の被膜に形成され
た開口を通して前記能動層をエッチングすることによっ
て第２のリセス溝を形成する工程とを有し、第１の被膜
と第２の被膜のエッチング特性の違いを利用して第２の
リセス溝を第１のリセス溝よりも浅く形成することを特
徴としている。
【００１４】
【作用】本発明の電界効果型半導体装置にあっては、第
１のリセス溝内に形成されたゲート電極とドレイン電極
との間に第２のリセス溝を形成しているので、第２のリ
セス溝の付近で電界が大きくなる反面、ゲート電極のエ
ッジ下やドレイン電極のエッジ下における局所的な電界
集中を緩和させることができる。このため、電界効果型
半導体装置におけるアバランシェ降伏を抑制できる。ま
た、電界集中によるゲート電流の増大も緩和することが
できる。
１のリセス溝内に形成されたゲート電極とドレイン電極
との間に第２のリセス溝を形成しているので、第２のリ
セス溝の付近で電界が大きくなる反面、ゲート電極のエ
ッジ下やドレイン電極のエッジ下における局所的な電界
集中を緩和させることができる。このため、電界効果型
半導体装置におけるアバランシェ降伏を抑制できる。ま
た、電界集中によるゲート電流の増大も緩和することが
できる。
【００１５】また、本発明による電界効果型半導体装置
の製造方法にあっては、第１及び第２のリセス溝を形成
しようとする領域を覆っている被膜に第１及び第２のリ
セス溝を形成するための窓を同時に開口しているので、
第１のリセス溝と第２のリセス溝との間に位置合せによ
るばらつきが発生せず、精密に両リセス溝を位置合せす
ることができる。
の製造方法にあっては、第１及び第２のリセス溝を形成
しようとする領域を覆っている被膜に第１及び第２のリ
セス溝を形成するための窓を同時に開口しているので、
第１のリセス溝と第２のリセス溝との間に位置合せによ
るばらつきが発生せず、精密に両リセス溝を位置合せす
ることができる。
【００１６】
【実施例】図１は本発明の一実施例による電界効果型半
導体装置１を示す断面図である。基板２は、半絶縁性Ｇ
ａＡｓ層３の表面に高濃度にドープされた活性層４をイ
オン注入法や分子線エピタキシャル（ＭＢＥ）法等によ
って形成したものであり、活性層４の上面には一定の距
離を隔ててソ−ス電極５及びドレイン電極６が形成され
ている。ソース及びドレイン電極５，６の中間におい
て、活性層４の上面には第１のリセス溝７が形成されて
おり、第１のリセス溝７内にはゲート電極８が形成され
ている。また、第１のリセス溝７とドレイン電極６との
中間において活性層４の表面には、第１のリセス溝７よ
りも浅い第２のリセス溝９が形成されている。この第２
のリセス溝９内にも電極金属１０が堆積しているが、こ
の電極金属１０はゲート電極８はもちろんソース電極５
やドレイン電極６等にも電気的につながっていない。ま
た、ドレイン電極６から第２のリセス溝９にわたる領域
においては表面が絶縁膜１１によって覆われている。
導体装置１を示す断面図である。基板２は、半絶縁性Ｇ
ａＡｓ層３の表面に高濃度にドープされた活性層４をイ
オン注入法や分子線エピタキシャル（ＭＢＥ）法等によ
って形成したものであり、活性層４の上面には一定の距
離を隔ててソ−ス電極５及びドレイン電極６が形成され
ている。ソース及びドレイン電極５，６の中間におい
て、活性層４の上面には第１のリセス溝７が形成されて
おり、第１のリセス溝７内にはゲート電極８が形成され
ている。また、第１のリセス溝７とドレイン電極６との
中間において活性層４の表面には、第１のリセス溝７よ
りも浅い第２のリセス溝９が形成されている。この第２
のリセス溝９内にも電極金属１０が堆積しているが、こ
の電極金属１０はゲート電極８はもちろんソース電極５
やドレイン電極６等にも電気的につながっていない。ま
た、ドレイン電極６から第２のリセス溝９にわたる領域
においては表面が絶縁膜１１によって覆われている。
【００１７】しかして、このような構造の電界効果型半
導体装置１においては、第１のリセス溝７とドレイン電
極６との中間に設けられた第２のリセス溝９のため、第
１のリセス溝７内に設けられているゲート電極８のエッ
ジ下やドレイン電極６のエッジ下における電界の局所的
な集中を防止することができる。すなわち、第２のリセ
ス溝９の下における電界が大きくなる結果、ゲート電極
８のエッジ下やドレイン電極６のエッジ下における電界
の局所集中が緩和され、しかも第２のリセス溝９が第１
のリセス溝７から離れている分だけ２段リセス構造と比
較しても電界の分散が大きく、ゲート電極８のエッジ下
やドレイン電極６のエッジ下における電界の局所集中も
２段リセス構造に比較してより小さくなる。この結果、
電界の局所集中に起因するアバランシェ降伏を抑制で
き、高周波特性を劣化させることなくドレイン耐圧を向
上させることができる。また、ゲート電極８に流れるリ
ーク電流も小さくすることができる。
導体装置１においては、第１のリセス溝７とドレイン電
極６との中間に設けられた第２のリセス溝９のため、第
１のリセス溝７内に設けられているゲート電極８のエッ
ジ下やドレイン電極６のエッジ下における電界の局所的
な集中を防止することができる。すなわち、第２のリセ
ス溝９の下における電界が大きくなる結果、ゲート電極
８のエッジ下やドレイン電極６のエッジ下における電界
の局所集中が緩和され、しかも第２のリセス溝９が第１
のリセス溝７から離れている分だけ２段リセス構造と比
較しても電界の分散が大きく、ゲート電極８のエッジ下
やドレイン電極６のエッジ下における電界の局所集中も
２段リセス構造に比較してより小さくなる。この結果、
電界の局所集中に起因するアバランシェ降伏を抑制で
き、高周波特性を劣化させることなくドレイン耐圧を向
上させることができる。また、ゲート電極８に流れるリ
ーク電流も小さくすることができる。
【００１８】図２に示すものは本発明の別な実施例によ
る電界効果型半導体装置１２の構造を示す断面図であ
る。この実施例では、第２のリセス溝９内には電極金属
１０は堆積しておらず、ドレイン電極６から第２のリセ
ス溝９にわたる領域では絶縁層１１はなく、ドレイン電
極６及び活性層４の表面が露出している。もちろん、最
終製品では基板２表面の全体をパッシベーション膜等に
よって覆っていても差し支えない。
る電界効果型半導体装置１２の構造を示す断面図であ
る。この実施例では、第２のリセス溝９内には電極金属
１０は堆積しておらず、ドレイン電極６から第２のリセ
ス溝９にわたる領域では絶縁層１１はなく、ドレイン電
極６及び活性層４の表面が露出している。もちろん、最
終製品では基板２表面の全体をパッシベーション膜等に
よって覆っていても差し支えない。
【００１９】図３は本発明のさらに別な実施例による電
界効果型半導体装置１３の構造を示す断面図であって、
ドレイン電極６は絶縁膜１１によって覆われているが、
第２のリセス溝９内に電極金属１０は堆積していない。
また、図４は本発明のさらに別な実施例による電界効果
型半導体装置１４の構造を示す断面図であって、第２の
リセス溝９内に電極金属１０が堆積しているが、ドレイ
ン電極６は絶縁膜１１によって覆われていない。
界効果型半導体装置１３の構造を示す断面図であって、
ドレイン電極６は絶縁膜１１によって覆われているが、
第２のリセス溝９内に電極金属１０は堆積していない。
また、図４は本発明のさらに別な実施例による電界効果
型半導体装置１４の構造を示す断面図であって、第２の
リセス溝９内に電極金属１０が堆積しているが、ドレイ
ン電極６は絶縁膜１１によって覆われていない。
【００２０】図５（ａ）〜（ｆ）は上記電界効果型半導
体装置の製造方法を示す断面図である。この製造方法に
あっては、まず半絶縁性ＧａＡｓ基板（ウエハ）の表面
にイオン注入法やＭＢＥ法等によって不純物をドープ
し、半絶縁性ＧａＡｓ層３の上に活性層４を形成し、こ
の基板２の表面にリフトオフ法等によってソ−ス電極５
及びドレイン電極６を形成する（図５（ａ））。つい
で、この上から基板２の表面に絶縁膜１１を堆積させ、
フォトリソグラフィ法によってゲ−ト領域からドレイン
電極６の領域にわたって絶縁膜１１を残して不要部分を
エッチング除去する（図５（ｂ））。この後、基板２の
表面全体にフォトレジスト１５を塗布し、フォトリソグ
ラフィ法により同一のフォトマスクを用いて当該フォト
レジスト１５に第１のリセス溝７を形成するための窓１
６と第２のリセス溝９を形成するための窓１７を同時に
開口する。このとき、第２のリセス溝９を形成しようと
する領域では、フォトレジスト１５のみが選択的にエッ
チングされ、絶縁膜１１はエッチングされない。つい
で、リン酸系のエッチング液等を用いて第１のリセス溝
７を浅くリセスエッチングする（図５（ｃ））。このと
き、第２のリセス溝９となる領域は絶縁膜１１で覆われ
ているためエッチングされない。
体装置の製造方法を示す断面図である。この製造方法に
あっては、まず半絶縁性ＧａＡｓ基板（ウエハ）の表面
にイオン注入法やＭＢＥ法等によって不純物をドープ
し、半絶縁性ＧａＡｓ層３の上に活性層４を形成し、こ
の基板２の表面にリフトオフ法等によってソ−ス電極５
及びドレイン電極６を形成する（図５（ａ））。つい
で、この上から基板２の表面に絶縁膜１１を堆積させ、
フォトリソグラフィ法によってゲ−ト領域からドレイン
電極６の領域にわたって絶縁膜１１を残して不要部分を
エッチング除去する（図５（ｂ））。この後、基板２の
表面全体にフォトレジスト１５を塗布し、フォトリソグ
ラフィ法により同一のフォトマスクを用いて当該フォト
レジスト１５に第１のリセス溝７を形成するための窓１
６と第２のリセス溝９を形成するための窓１７を同時に
開口する。このとき、第２のリセス溝９を形成しようと
する領域では、フォトレジスト１５のみが選択的にエッ
チングされ、絶縁膜１１はエッチングされない。つい
で、リン酸系のエッチング液等を用いて第１のリセス溝
７を浅くリセスエッチングする（図５（ｃ））。このと
き、第２のリセス溝９となる領域は絶縁膜１１で覆われ
ているためエッチングされない。
【００２１】第１のリセス溝７がある程度エッチングさ
れると、ＢＨＦ等のエッチング液を用いたウエットエッ
チング法やＲＩＥ等のドライエッチング法によって第２
のリセス溝９となる領域で絶縁膜１１の露出部分をエッ
チングし、活性層４の表面を絶縁膜１１の開口１１ａか
ら露出させる（図５（ｄ））。この後、ソース及びドレ
イン電極５，６間に流れる電流Ｉsdをモニターしながら
当該電流Ｉsdが所望の電流値になるまで、第１のリセス
溝７及び第２のリセス溝９をエッチングする（図５
（ｅ））。このとき第１のリセス溝７は予めある程度エ
ッチングされていたので、第２のリセス溝９よりも深く
なっている。ついで、フォトレジスト１５の上からＴｉ
／Ｐｔ／ＡｕやＡｌ等のゲート電極用の電極金属を蒸着
法等によって堆積させ、フォトレジスト１５を剥離させ
ると、リフトオフ法によって第１のリセス溝７内にゲー
ト電極８が形成されると共に第２のリセス溝９内に電極
金属１０が残り（図５（ｆ））、図１に示したような構
造の電界効果型半導体装置１が製作される。
れると、ＢＨＦ等のエッチング液を用いたウエットエッ
チング法やＲＩＥ等のドライエッチング法によって第２
のリセス溝９となる領域で絶縁膜１１の露出部分をエッ
チングし、活性層４の表面を絶縁膜１１の開口１１ａか
ら露出させる（図５（ｄ））。この後、ソース及びドレ
イン電極５，６間に流れる電流Ｉsdをモニターしながら
当該電流Ｉsdが所望の電流値になるまで、第１のリセス
溝７及び第２のリセス溝９をエッチングする（図５
（ｅ））。このとき第１のリセス溝７は予めある程度エ
ッチングされていたので、第２のリセス溝９よりも深く
なっている。ついで、フォトレジスト１５の上からＴｉ
／Ｐｔ／ＡｕやＡｌ等のゲート電極用の電極金属を蒸着
法等によって堆積させ、フォトレジスト１５を剥離させ
ると、リフトオフ法によって第１のリセス溝７内にゲー
ト電極８が形成されると共に第２のリセス溝９内に電極
金属１０が残り（図５（ｆ））、図１に示したような構
造の電界効果型半導体装置１が製作される。
【００２２】また、上記のようにして図１のような構造
の電界効果型半導体装置１を作製した後、エッチング等
によって絶縁膜１１を除去すれば、図４のような構造の
電界効果型半導体装置１４を製作することができる。
の電界効果型半導体装置１を作製した後、エッチング等
によって絶縁膜１１を除去すれば、図４のような構造の
電界効果型半導体装置１４を製作することができる。
【００２３】上記のようにして電界効果型半導体装置を
製作すれば、同一のフォトレジスト１５に第１及び第２
のリセス溝７，９を形成するための窓１６，１７を同時
に開口することができるので、第１のリセス溝７と第２
のリセス溝９との位置ばらつきを小さくすることがで
き、高周波特性のばらつきを低減することができる。な
お、上記実施例において、ソース電極５及びドレイン電
極６を形成した後、ゲート領域からドレイン電極６の領
域にわたって絶縁膜１１を形成する工程を示したが（図
５（ｂ））、絶縁膜１１のかわりにフォトレジストを用
いることもできる。
製作すれば、同一のフォトレジスト１５に第１及び第２
のリセス溝７，９を形成するための窓１６，１７を同時
に開口することができるので、第１のリセス溝７と第２
のリセス溝９との位置ばらつきを小さくすることがで
き、高周波特性のばらつきを低減することができる。な
お、上記実施例において、ソース電極５及びドレイン電
極６を形成した後、ゲート領域からドレイン電極６の領
域にわたって絶縁膜１１を形成する工程を示したが（図
５（ｂ））、絶縁膜１１のかわりにフォトレジストを用
いることもできる。
【００２４】図６（ａ）〜（ｇ）は本発明に係る電界効
果型半導体装置の別な製造方法を示す断面図である。図
６（ａ）〜（ｅ）は上記図５（ａ）〜（ｅ）と同一の工
程を示している。この実施例では、図６（ａ）〜（ｅ）
のようにして第１及び第２のリセス溝７，９を活性層４
に形成した後、フォトレジスト１５を剥離し、再度基板
２の表面をフォトレジスト１８によって覆い、第１のリ
セス溝７に対応する位置でゲート電極形成用の窓１９を
フォトレジスト１８に開口する（図６（ｆ））。つい
で、リフトオフ法によって第１のリセス溝７内にゲート
電極８を形成すると、第２のリセス溝９内に電極金属１
０を堆積させることなく、図３のような構造の電界効果
型半導体装置１３を製作することができる（図６
（ｇ））。また、このようにして図３のような構造の電
界効果型半導体装置１３を作製した後、エッチング等に
よって絶縁膜１１を除去すれば、図２のような構造の電
界効果型半導体装置１２を製作することができる。
果型半導体装置の別な製造方法を示す断面図である。図
６（ａ）〜（ｅ）は上記図５（ａ）〜（ｅ）と同一の工
程を示している。この実施例では、図６（ａ）〜（ｅ）
のようにして第１及び第２のリセス溝７，９を活性層４
に形成した後、フォトレジスト１５を剥離し、再度基板
２の表面をフォトレジスト１８によって覆い、第１のリ
セス溝７に対応する位置でゲート電極形成用の窓１９を
フォトレジスト１８に開口する（図６（ｆ））。つい
で、リフトオフ法によって第１のリセス溝７内にゲート
電極８を形成すると、第２のリセス溝９内に電極金属１
０を堆積させることなく、図３のような構造の電界効果
型半導体装置１３を製作することができる（図６
（ｇ））。また、このようにして図３のような構造の電
界効果型半導体装置１３を作製した後、エッチング等に
よって絶縁膜１１を除去すれば、図２のような構造の電
界効果型半導体装置１２を製作することができる。
【００２５】図７（ａ）〜（ｄ）に示すものは本発明に
係る電界効果型半導体装置のさらに別な製造方法を示す
断面図である。この実施例にあっては、図７（ａ）に示
すようにソース電極５及びドレイン電極６を形成された
基板２の上に第１のフォトレジスト２０を塗布し、第２
のリセス溝９を形成しようとする領域及びドレイン電極
６の設けられている領域を残すように第１のフォトレジ
スト２０をパターニングする。ついで、第１のフォトレ
ジスト２０の上から基板２の上に第２のフォトレジスト
２１を塗布する（図７（ｂ））。ついで、フォトリソグ
ラフィ技術を用いて、第１及び第２のリセス溝７，９を
形成しようとする領域において第１及び第２のリセス溝
７，９のパターン形状にほぼ一致させて第１及び第２の
フォトレジスト２０，２１を開口すると共にこの開口さ
れた窓２２，２３を通して活性層４に第１及び第２のリ
セス溝７，９を形成する（図７（ｃ））。ここで、第１
のフォトレジスト２０は使用するエッチング液に対して
第２のフォトレジスト２１よりもエッチング速度が小さ
くなっている。このため第２のリセス溝９の側では活性
層４の表面までエッチングされるのに時間が掛かり、第
２のリセス溝９は第１のリセス溝７よりも浅くなる。こ
の後、第１のリセス溝７内にゲート電極８が形成され、
第２のリセス溝９内には電極金属１０が堆積する（図７
（ｄ））。
係る電界効果型半導体装置のさらに別な製造方法を示す
断面図である。この実施例にあっては、図７（ａ）に示
すようにソース電極５及びドレイン電極６を形成された
基板２の上に第１のフォトレジスト２０を塗布し、第２
のリセス溝９を形成しようとする領域及びドレイン電極
６の設けられている領域を残すように第１のフォトレジ
スト２０をパターニングする。ついで、第１のフォトレ
ジスト２０の上から基板２の上に第２のフォトレジスト
２１を塗布する（図７（ｂ））。ついで、フォトリソグ
ラフィ技術を用いて、第１及び第２のリセス溝７，９を
形成しようとする領域において第１及び第２のリセス溝
７，９のパターン形状にほぼ一致させて第１及び第２の
フォトレジスト２０，２１を開口すると共にこの開口さ
れた窓２２，２３を通して活性層４に第１及び第２のリ
セス溝７，９を形成する（図７（ｃ））。ここで、第１
のフォトレジスト２０は使用するエッチング液に対して
第２のフォトレジスト２１よりもエッチング速度が小さ
くなっている。このため第２のリセス溝９の側では活性
層４の表面までエッチングされるのに時間が掛かり、第
２のリセス溝９は第１のリセス溝７よりも浅くなる。こ
の後、第１のリセス溝７内にゲート電極８が形成され、
第２のリセス溝９内には電極金属１０が堆積する（図７
（ｄ））。
【００２６】この方法によれば、深さの異なる第１のリ
セス溝７と第２のリセス溝９を同時に形成することがで
き、製造工程を簡略化することができる。なお、この方
法のように第１及び第２のフォトレジスト２０，２１の
エッチング速度の違いを考慮せず、第２のリセス溝９を
形成しようとする領域では第１のフォトレジスト２０と
第２のフォトレジスト２１とが重なって全体の膜厚が厚
くなっているので、膜厚の違いによるエッチング時間の
差を利用してもよい。
セス溝７と第２のリセス溝９を同時に形成することがで
き、製造工程を簡略化することができる。なお、この方
法のように第１及び第２のフォトレジスト２０，２１の
エッチング速度の違いを考慮せず、第２のリセス溝９を
形成しようとする領域では第１のフォトレジスト２０と
第２のフォトレジスト２１とが重なって全体の膜厚が厚
くなっているので、膜厚の違いによるエッチング時間の
差を利用してもよい。
【００２７】図８（ａ）〜（ｄ）は本発明に係る電界効
果型半導体装置のさらに別な製造方法を示す断面図であ
る。この実施例にあっては、ソース電極５及びドレイン
電極６を形成された基板２の上にフォトレジスト１５を
塗布（図８（ａ））した後、フォトリソグラフィ技術を
用いて第１及び第２のフォトレジスト１５をパターニン
グして第１及び第２のリセス溝７，９を形成しようとす
る領域に窓１６，１７を同時に開口する（図８
（ｂ））。ついで、第１のリセス溝７を形成する側の窓
１６にレジスト材２４を充填して塞ぎ、窓１７を通して
第２のリセス溝９を形成する（図８（ｃ））。この後、
窓１６内のフォトレジスト１５のみを選択的にエッチン
グして除去し、第２のリセス溝９をレジスト材２５によ
って覆い、開口した窓１６を通して第１のリセス溝７を
第２のリセス溝９よりも深く形成し（図８（ｄ））、第
１のリセス溝７内にゲート電極８を形成し、フォトジレ
スト１５及びレジスト材２５を除去して図２のような構
造の電界効果型半導体装置１２を得る。
果型半導体装置のさらに別な製造方法を示す断面図であ
る。この実施例にあっては、ソース電極５及びドレイン
電極６を形成された基板２の上にフォトレジスト１５を
塗布（図８（ａ））した後、フォトリソグラフィ技術を
用いて第１及び第２のフォトレジスト１５をパターニン
グして第１及び第２のリセス溝７，９を形成しようとす
る領域に窓１６，１７を同時に開口する（図８
（ｂ））。ついで、第１のリセス溝７を形成する側の窓
１６にレジスト材２４を充填して塞ぎ、窓１７を通して
第２のリセス溝９を形成する（図８（ｃ））。この後、
窓１６内のフォトレジスト１５のみを選択的にエッチン
グして除去し、第２のリセス溝９をレジスト材２５によ
って覆い、開口した窓１６を通して第１のリセス溝７を
第２のリセス溝９よりも深く形成し（図８（ｄ））、第
１のリセス溝７内にゲート電極８を形成し、フォトジレ
スト１５及びレジスト材２５を除去して図２のような構
造の電界効果型半導体装置１２を得る。
【００２８】なお、窓１６及び１７の塞ぐ順序を逆に
し、レジスト材２５により窓１７を塞いで第１のリセス
溝７を形成し、第１のリセス溝７内にゲート電極８を形
成した後、第１のリセス溝７及びゲート電極８をレジス
ト材２４で覆い、開口させた窓１７から第２のリセス溝
９を形成するようにしても差し支えない。
し、レジスト材２５により窓１７を塞いで第１のリセス
溝７を形成し、第１のリセス溝７内にゲート電極８を形
成した後、第１のリセス溝７及びゲート電極８をレジス
ト材２４で覆い、開口させた窓１７から第２のリセス溝
９を形成するようにしても差し支えない。
【００２９】図９（ａ）〜（ｄ）は本発明に係る電界効
果型半導体装置のさらに別な製造方法を示す断面図であ
る。この実施例にあっては、図９（ａ）に示すようにソ
ース電極５及びドレイン電極６を形成された基板２の上
にフォトレジスト１５を塗布（図９（ｂ））した後、フ
ォトリソグラフィ技術を用いて第１及び第２のフォトレ
ジスト１５をパターニングして第１及び第２のリセス溝
７，９を形成しようとする領域に窓１６，１７を開口し
（図９（ｃ））、この窓１６，１７を通して活性層４を
エッチングして第１及び第２のリセス溝７，９を同時に
形成する。この後、第１のリセス溝７内にはゲート電極
８を形成する（図９（ｄ））。
果型半導体装置のさらに別な製造方法を示す断面図であ
る。この実施例にあっては、図９（ａ）に示すようにソ
ース電極５及びドレイン電極６を形成された基板２の上
にフォトレジスト１５を塗布（図９（ｂ））した後、フ
ォトリソグラフィ技術を用いて第１及び第２のフォトレ
ジスト１５をパターニングして第１及び第２のリセス溝
７，９を形成しようとする領域に窓１６，１７を開口し
（図９（ｃ））、この窓１６，１７を通して活性層４を
エッチングして第１及び第２のリセス溝７，９を同時に
形成する。この後、第１のリセス溝７内にはゲート電極
８を形成する（図９（ｄ））。
【００３０】この方法によれば、第２のリセス溝９は第
１のリセス溝７と同じ深さとなるが、製造工程は簡略化
される。第２のリセス溝９が第１のリセス溝７よりも深
いとソース・ドレイン電流が第２のリセス溝９によって
制限されるので、第２のリセス溝９は第１のリセス溝７
以下の深さになっている必要があるが、同じ深さであっ
ても差し支えない。もっとも、第１及び第２のリセス溝
７，９の深さの設計値を等しくしていると、製造ばらつ
きによって第２のリセス溝９が第１のリセス溝７よりも
深くなる恐れがあるので、第２のリセス溝９は第１のリ
セス溝７よりも浅くしておくのが好ましい。
１のリセス溝７と同じ深さとなるが、製造工程は簡略化
される。第２のリセス溝９が第１のリセス溝７よりも深
いとソース・ドレイン電流が第２のリセス溝９によって
制限されるので、第２のリセス溝９は第１のリセス溝７
以下の深さになっている必要があるが、同じ深さであっ
ても差し支えない。もっとも、第１及び第２のリセス溝
７，９の深さの設計値を等しくしていると、製造ばらつ
きによって第２のリセス溝９が第１のリセス溝７よりも
深くなる恐れがあるので、第２のリセス溝９は第１のリ
セス溝７よりも浅くしておくのが好ましい。
【００３１】図１０（ａ）及び図１１（ａ）は本発明の
電界効果型半導体装置（ＧａＡｓＭＥＳＦＥＴ）におけ
る種々のゲート電圧Ｖgsに対するゲート電流Ｉgとソー
ス・ドレイン電流Ｉsdの特性を示す図、図１０（ｂ）及
び図１１（ｂ）は従来例による電界効果型半導体装置の
ゲート電流Ｉgとソース・ドレイン電流Ｉsdの特性を示
す図である。ここで、図１０（ａ）及び図１１（ａ）の
特性図は、図５の製造方法によって製作された図１のよ
うな構造の電界効果型半導体装置１について測定された
ものであり、図１０（ｂ）及び図１１（ｂ）は図１２の
ような２段リセス構造のＧａＡｓＭＥＳＦＥＴ５１につ
いて測定したものである。また、各図の横軸はソース・
ドレイン間電圧Ｖsd、図１０（ａ）（ｂ）の縦軸はゲー
ト電流Ｉg、図１１（ａ）（ｂ）の縦軸はソース・ドレ
イン電流Ｉsdである。
電界効果型半導体装置（ＧａＡｓＭＥＳＦＥＴ）におけ
る種々のゲート電圧Ｖgsに対するゲート電流Ｉgとソー
ス・ドレイン電流Ｉsdの特性を示す図、図１０（ｂ）及
び図１１（ｂ）は従来例による電界効果型半導体装置の
ゲート電流Ｉgとソース・ドレイン電流Ｉsdの特性を示
す図である。ここで、図１０（ａ）及び図１１（ａ）の
特性図は、図５の製造方法によって製作された図１のよ
うな構造の電界効果型半導体装置１について測定された
ものであり、図１０（ｂ）及び図１１（ｂ）は図１２の
ような２段リセス構造のＧａＡｓＭＥＳＦＥＴ５１につ
いて測定したものである。また、各図の横軸はソース・
ドレイン間電圧Ｖsd、図１０（ａ）（ｂ）の縦軸はゲー
ト電流Ｉg、図１１（ａ）（ｂ）の縦軸はソース・ドレ
イン電流Ｉsdである。
【００３２】図１０（ｂ）及び図１１（ｂ）の従来例の
特性図では、ソース・ドレイン間電圧Ｖsd＝８Ｖ程度か
らゲート電流Ｉgが増大しており、また、ソース・ドレ
イン間電圧Ｖsd＝９.５Ｖ程度からアバランシェ降伏に
よってソース・ドレイン電流Ｉsdが増大している。これ
に対し、図１０（ａ）及び図１１（ａ）の本発明の実施
例の特性図では、いずれも安定した特性を示している。
特に、ソース・ドレイン間電圧Ｖsd＝１２Ｖ、ゲート電
圧Ｖgs＝０Ｖの場合には、本発明の電界効果型半導体装
置では、ゲート電流Ｉg＝約−２５０ｎＡ（図１０
（ａ）のア部分）であって、従来例の特性と比較して大
幅に改善されていることが分かる。また、従来例では図
１１（ｂ）のイ部分に示すようにソース・ドレイン間電
圧Ｖsdが大きくなるとｇd（ドレイン・コンダクタン
ス）が増大するが、本発明の電界効果型半導体装置では
図１０のソース・ドレイン電流Ｉsdの特性から分かるよ
うに、ｇdの増大も改善されている。
特性図では、ソース・ドレイン間電圧Ｖsd＝８Ｖ程度か
らゲート電流Ｉgが増大しており、また、ソース・ドレ
イン間電圧Ｖsd＝９.５Ｖ程度からアバランシェ降伏に
よってソース・ドレイン電流Ｉsdが増大している。これ
に対し、図１０（ａ）及び図１１（ａ）の本発明の実施
例の特性図では、いずれも安定した特性を示している。
特に、ソース・ドレイン間電圧Ｖsd＝１２Ｖ、ゲート電
圧Ｖgs＝０Ｖの場合には、本発明の電界効果型半導体装
置では、ゲート電流Ｉg＝約−２５０ｎＡ（図１０
（ａ）のア部分）であって、従来例の特性と比較して大
幅に改善されていることが分かる。また、従来例では図
１１（ｂ）のイ部分に示すようにソース・ドレイン間電
圧Ｖsdが大きくなるとｇd（ドレイン・コンダクタン
ス）が増大するが、本発明の電界効果型半導体装置では
図１０のソース・ドレイン電流Ｉsdの特性から分かるよ
うに、ｇdの増大も改善されている。
【発明の効果】本発明の電界効果型半導体装置によれ
ば、ゲート電極のエッジ下やドレイン電極のエッジ下に
おける局所的な電界集中を緩和させることができ、電界
効果型半導体装置におけるアバランシェ降伏を抑制でき
る。また、電界集中によるゲート電流の増大も緩和する
ことができる。従って、高周波特性を劣化させることな
く、電界効果型半導体装置の耐圧性能を大幅に向上させ
ることができる。
ば、ゲート電極のエッジ下やドレイン電極のエッジ下に
おける局所的な電界集中を緩和させることができ、電界
効果型半導体装置におけるアバランシェ降伏を抑制でき
る。また、電界集中によるゲート電流の増大も緩和する
ことができる。従って、高周波特性を劣化させることな
く、電界効果型半導体装置の耐圧性能を大幅に向上させ
ることができる。
【００３３】また、本発明による電界効果型半導体装置
の製造方法にあっては、第１及び第２のリセス溝を形成
しようとする領域を覆っている被膜に第１及び第２のリ
セス溝を形成するための窓を同時に開口しているので、
第１のリセス溝と第２のリセス溝との間に位置合せによ
るばらつきが発生せず、高周波特性のばらつきを低減で
きるという利点がある。
の製造方法にあっては、第１及び第２のリセス溝を形成
しようとする領域を覆っている被膜に第１及び第２のリ
セス溝を形成するための窓を同時に開口しているので、
第１のリセス溝と第２のリセス溝との間に位置合せによ
るばらつきが発生せず、高周波特性のばらつきを低減で
きるという利点がある。
【図面の簡単な説明】
【図１】本発明の一実施例による電界効果型半導体装置
の構造を示す断面図である。
の構造を示す断面図である。
【図２】本発明の別な実施例による電界効果型半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図３】本発明のさらに別な実施例による電界効果型半
導体装置の構造を示す断面図である。
導体装置の構造を示す断面図である。
【図４】本発明のさらに別な実施例による電界効果型半
導体装置の構造を示す断面図である。
導体装置の構造を示す断面図である。
【図５】（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）は同上
の電界効果型半導体装置の製造工程を示す断面図であ
る。
の電界効果型半導体装置の製造工程を示す断面図であ
る。
【図６】（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）
は別な製造工程の一部を示す断面図である。
は別な製造工程の一部を示す断面図である。
【図７】（ａ）（ｂ）（ｃ）（ｄ）は本発明に係る電界
効果型半導体装置のさらに別な製造工程を示す断面図で
ある。
効果型半導体装置のさらに別な製造工程を示す断面図で
ある。
【図８】（ａ）（ｂ）（ｃ）（ｄ）は本発明に係る電界
効果型半導体装置のさらに別な製造工程を示す断面図で
ある。
効果型半導体装置のさらに別な製造工程を示す断面図で
ある。
【図９】（ａ）（ｂ）（ｃ）（ｄ）は本発明に係る電界
効果型半導体装置のさらに別な製造工程を示す断面図で
ある。
効果型半導体装置のさらに別な製造工程を示す断面図で
ある。
【図１０】（ａ）は本発明による半導体装置におけるソ
ース・ドレイン間電圧とゲート電流との関係を示す図、
（ｂ）は従来例におけるソース・ドレイン間電圧とゲー
ト電流との関係を示す図である。
ース・ドレイン間電圧とゲート電流との関係を示す図、
（ｂ）は従来例におけるソース・ドレイン間電圧とゲー
ト電流との関係を示す図である。
【図１１】（ａ）は本発明による半導体装置におけるソ
ース・ドレイン間電圧とソース・ドレイン電流との関係
を示す図、（ｂ）は従来例におけるソース・ドレイン間
電圧とソース・ドレイン電流との関係を示す図である。
ース・ドレイン間電圧とソース・ドレイン電流との関係
を示す図、（ｂ）は従来例におけるソース・ドレイン間
電圧とソース・ドレイン電流との関係を示す図である。
【図１２】（ａ）（ｂ）（ｃ）（ｄ）は従来の２段リセ
ス構造のＦＥＴの製造工程を示す断面図である。
ス構造のＦＥＴの製造工程を示す断面図である。
２ 基板 ４ 活性層 ５ ソース電極 ６ ドレイン電極 ７ 第１のリセス溝 ８ ゲート電極 ９ 第２のリセス溝 １１ 絶縁膜 １５ レジスト膜
Claims (5)
- 【請求項１】 ソース電極及びドレイン電極の中間にお
いて能動層の上面に形成された第１のリセス溝と、第１
のリセス溝内に形成されたゲート電極と、第１のリセス
溝及び前記ドレイン電極の中間において能動層の上面に
形成された第２のリセス溝とを有する電界効果型半導体
装置。 - 【請求項２】 前記第２のリセス溝が前記第１のリセス
溝よりも浅いことを特徴とする請求項１に記載の電界効
果型半導体装置。 - 【請求項３】 請求項１又は２に記載の電界効果型半導
体装置を製造するための方法であって、 能動層の上面に被膜を形成する工程と、 第１及び第２のリセス溝を形成しようとする箇所におい
て当該被膜を同時に開口する工程と、 当該被膜に設けられたそれぞれの開口を通して前記能動
層をエッチングすることによって第１のリセス溝及び第
２のリセス溝を形成する工程とを有することを特徴とす
る電界効果型半導体装置の製造方法。 - 【請求項４】 請求項１又は２に記載の電界効果型半導
体装置を製造するための方法であって、 能動層の上面に被膜を形成する工程と、 第１及び第２のリセス溝を形成しようとする箇所におい
て当該被膜を同時に開口する工程と、 前記開口のうちいずれか一方の開口をレジスト材料によ
って塞ぎ、他方の開口を通して第１及び第２のリセス溝
のうちいずれか一方のリセス溝を形成する工程と、 レジスト材料で塞がれた一方の開口を再び開口させると
共に他方の開口をレジスト材料によって塞ぎ、再び開口
された開口を通して第１及び第２のリセス溝のうちいず
れか他方のリセス溝を形成する工程とを有することを特
徴とする電界効果型半導体装置の製造方法。 - 【請求項５】 請求項２に記載の電界効果型半導体装置
を製造するための方法であって、 能動層の上面の第１のリセス溝を形成しようとする領域
を除き少なくとも第２のリセス溝を形成しようとする領
域に第１の被膜を形成する工程と、 当該第１の被膜の上から能動層の上面に第２の被膜を形
成する工程と、 第１及び第２のリセス溝を形成しようとする箇所におい
て少なくとも第２の被膜を同時に開口し、当該第２の被
膜の開口を通して前記能動層をエッチングすることによ
って第１のリセス溝を形成し、第２の被膜の開口及び第
２の被膜の開口と一致させて第１の被膜に形成された開
口を通して前記能動層をエッチングすることによって第
２のリセス溝を形成する工程とを有し、 第１の被膜と第２の被膜のエッチング特性の違いを利用
して第２のリセス溝を第１のリセス溝よりも浅く形成す
ることを特徴とする電界効果型半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7099535A JPH08274118A (ja) | 1995-03-30 | 1995-03-30 | 電界効果型半導体装置及びその製造方法 |
| EP96105083A EP0735593A1 (en) | 1995-03-30 | 1996-03-29 | MESFET with recessed gate and method for producing same |
| KR1019960009593A KR960036131A (ko) | 1995-03-30 | 1996-03-30 | 전계 효과형 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7099535A JPH08274118A (ja) | 1995-03-30 | 1995-03-30 | 電界効果型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274118A true JPH08274118A (ja) | 1996-10-18 |
Family
ID=14249907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7099535A Pending JPH08274118A (ja) | 1995-03-30 | 1995-03-30 | 電界効果型半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0735593A1 (ja) |
| JP (1) | JPH08274118A (ja) |
| KR (1) | KR960036131A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262444B1 (en) | 1997-04-23 | 2001-07-17 | Nec Corporation | Field-effect semiconductor device with a recess profile |
| US6787817B2 (en) | 2002-03-06 | 2004-09-07 | Renesas Technology Corporation | Compound semiconductor having a doped layer between the gate and an ohmic contact of an active region |
| JP2012156164A (ja) * | 2011-01-21 | 2012-08-16 | Toyota Central R&D Labs Inc | 半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004053996A1 (en) * | 2002-12-05 | 2004-06-24 | University Of Massachusetts Lowell | Multi-gate heterostructured field effect transistor |
| EP2040299A1 (en) * | 2007-09-12 | 2009-03-25 | Forschungsverbund Berlin e.V. | Electrical devices having improved transfer characteristics and method for tailoring the transfer characteristics of such an electrical device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752174A (en) * | 1980-09-16 | 1982-03-27 | Nec Corp | Multigate field effect transistor |
| JPH02237040A (ja) * | 1989-03-09 | 1990-09-19 | Fujitsu Ltd | 半導体装置 |
| JPH0350837A (ja) * | 1989-07-19 | 1991-03-05 | Sanyo Electric Co Ltd | 半導体素子の製造方法 |
| JPH04186845A (ja) * | 1990-11-21 | 1992-07-03 | Nec Corp | 化合物半導体装置の製造方法 |
| FR2685819A1 (fr) * | 1991-12-31 | 1993-07-02 | Thomson Composants Microondes | Procede de realisation d'un transistor a effet de champ hyperfrequence. |
| FR2715505A1 (fr) * | 1994-01-25 | 1995-07-28 | Thomson Csf Semiconducteurs | Transistor de puissance microondes à double creusement, et son procédé de fabrication. |
-
1995
- 1995-03-30 JP JP7099535A patent/JPH08274118A/ja active Pending
-
1996
- 1996-03-29 EP EP96105083A patent/EP0735593A1/en not_active Withdrawn
- 1996-03-30 KR KR1019960009593A patent/KR960036131A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6262444B1 (en) | 1997-04-23 | 2001-07-17 | Nec Corporation | Field-effect semiconductor device with a recess profile |
| US6787817B2 (en) | 2002-03-06 | 2004-09-07 | Renesas Technology Corporation | Compound semiconductor having a doped layer between the gate and an ohmic contact of an active region |
| JP2012156164A (ja) * | 2011-01-21 | 2012-08-16 | Toyota Central R&D Labs Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960036131A (ko) | 1996-10-28 |
| EP0735593A1 (en) | 1996-10-02 |
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