JPH09191019A - 電界効果トランジスタの製造方法及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来のリソグラフィー技術を用いて高周波領
域におけるデバイス特性の優れたオフセットリセス構造
を有する短ゲート電極を形成できるようにする。 【解決手段】 半導体基板１０の上にチャネル層１１と
キャップ層１２とをエピタキシャル成長させた後、その
上にシリコン窒化膜１５を堆積し、シリコン窒化膜１５
に第１の開口部１５ａを形成する。次に、シリコン酸化
膜１９を所望のゲート長程度の厚さに堆積し、第２のレ
ジスト膜２０により第１の開口部１５ａを平坦化しエッ
チバックを行なう。次に、第３のレジスト膜２１の第２
の開口部２１ａを、ソース電極１７Ａ側のシリコン窒化
膜１５の側面が含まれるように形成し、シリコン酸化膜
１８を除去し、キャップ層１２をリセスエッチングした
後、Ｔ型ゲート電極２３を第２の開口部２１ａに蒸着し
てリフトオフする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタの製造方法及びその製造方法を用いた半導体装置に
関する。

【０００２】

【従来の技術】電界効果トランジスタ（以下、「ＦＥ
Ｔ」と略称する。）を高周波領域において動作させるた
めには遮断周波数ｆｔを大きくすることが最も有効であ
り、この遮断周波数ｆｔを大きくするには、ＦＥＴにお
けるゲート電極のゲート長の短縮化、いわゆる短ゲート
長化が最も有効である。

【０００３】以下、従来のＦＥＴの短ゲート長化を実現
する電子ビーム露光法を用いた電界効果トランジスタの
製造方法を図面を参照しながら説明する。

【０００４】図４２は従来の電子ビーム露光法を用いた
電界効果トランジスタの短ゲート電極形成方法を示す工
程順断面図である。まず、図４２（ａ）に示すように、
ＧａＡｓ基板２００の上に電子ビームに感光する下層の
レジスト２０１を塗布する。次に、図４２（ｂ）に示す
ように、電子ビームを用いてＴ型ゲート電極形成領域に
幅０．１μｍの第１の開口部２０１ａを形成した後、図
４２（ｃ）に示すように、下層のレジスト２０１の上に
上層のフォトレジスト２０２を塗布した後、紫外線によ
り露光して第１の開口部２０１ａを含むように０．５μ
ｍの幅を有する第２の開口部２０２ａを形成する。次
に、図４２（ｄ）に示すように、Ｔ型ゲート電極形成用
の金属を第１の開口部２０１ａ及び第２の開口部２０２
ａに蒸着してＴ型ゲート電極２０３を形成した後、下層
のレジスト２０１及び上層のフォトレジスト２０２を除
去する。

【０００５】従来の電子ビーム露光法はＴ型ゲート電極
２０３の脚部を形成するための下層のレジスト２０１の
開口部２０１ａを１箇所ずつ露光するため、半導体ウェ
ハーの径が大きくなるのに比例してレジストパターンの
形成工程に多くの時間がかかると共に一度に多数の半導
体ウェハーを処理できないため、大量生産に適さないと
いう問題を有していた。また、Ｔ型ゲート電極２０３を
形成する際に電極を支える部材が何もないため、Ｔ型ゲ
ート電極２０３の脚部の機械的強度が弱いので、Ｔ型ゲ
ート電極２０３が倒れやすいという問題をも有してい
た。

【０００６】そこで、第１９回ＳＳＤＭ会議エクステン
ディッド・アブストラクトｐｐ．２６３−２６６、（Ex
tended Abstracts of the 19th Conference on Solid S
tateDevice and Materials,Tokyo,1987,pp.263-266 ）
に示す方法が提案されている。

【０００７】以下、従来の電子ビーム露光法の代わりに
紫外線露光法を用いた電界効果トランジスタの製造方法
を説明する。

【０００８】図４３は従来の短ゲート電極を有する電界
効果トランジスタの製造方法を示す工程順断面図であ
る。

【０００９】まず、図４３（ａ）に示すように、活性層
を有するＧａＡｓ基板２１０の上に絶縁膜となるシリコ
ン酸化膜２１１を堆積し、ソース電極２１２及びドレイ
ン電極２１３を形成した後、図４３（ｂ）に示すよう
に、ゲート電極形成領域のシリコン酸化膜２１１及びＧ
ａＡｓ基板２１０に対してリセスエッチングを行なっ
て、ＧａＡｓ基板２１０の上部の活性層に浅い第１のリ
セス部２１０ａを形成する。次に、図４３（ｃ）に示す
ように、絶縁膜となるシリコン窒化膜２１４をＧａＡｓ
基板２１０の全面に堆積した後、図４３（ｄ）に示すよ
うに、絶縁膜となるＳＯＧ（＝Ｓｐｉｎ Ｏｎ Ｇｌａ
ｓｓ）膜２１５をスピンナーによりＧａＡｓ基板２１０
の全面にコートした後、ＳＯＧ膜２１５に対してエッチ
バックを行なう。次に、図４３（ｅ）に示すように、ゲ
ート電極形成領域にはソース電極２１２側のシリコン窒
化膜２１４の側面が含まれ、そのゲート電極形成領域を
除く部分をフォトレジスト２１６によりマスクした後、
反応性イオンエッチング法（以下、「ＲＩＥ」と略称す
る）を用いてシリコン窒化膜２１４に対して選択的にほ
ぼ垂直にエッチングを行なって、ＧａＡｓ基板２１０の
上部の活性層に第２のリセス部２１０ｂを形成する。次
に、図４３（ｆ）に示すように、ゲート電極形成用の金
属を第２のリセス部２１０ｂに蒸着してフォトレジスト
２１６をリフトオフする。

【００１０】以上の構成により、ゲート長０．１５μｍ
を実現している。

【００１１】

【発明が解決しようとする課題】しかしながら、前記従
来の電界効果トランジスタの製造方法は、ゲート電極形
成領域を、ドレイン電極２１３側に広くしてソース電極
２１２側に狭くする、いわゆるオフセットリセス構造を
形成する際に、シリコン窒化膜２１４をＧａＡｓ基板２
１０の全面に堆積する前にＧａＡｓ基板２１０の活性層
に対してリセスエッチングを行なって第１のリセス部を
形成する必要があるため、その後のシリコン窒化膜２１
４を堆積する際に、ＧａＡｓ基板２１０の活性層が損傷
を受けるので、キャリアの移動度が小さくなり、その結
果得られるデバイスの特性が劣化するという問題を有し
ていた。

【００１２】また、ゲート電極２１７は両側からシリコ
ン酸化膜２１１及びＳＯＧ膜２１５の絶縁膜によって支
えられるため、ゲート電極２１７は倒れにくい構造では
あるが、ドレイン電極２１３とゲート電極２１７とが誘
電率の大きい絶縁膜を介して接続されるため、ゲート・
ドレイン間容量が増加するので、高周波領域においてデ
バイスの特性が劣化するという問題を有していた。

【００１３】本発明は、前記従来の問題を一挙に解決
し、電子ビーム露光法を用いることなく、従来のリソグ
ラフィー技術によりデバイス特性の良好なオフセットリ
セス構造の短ゲート電極を形成することを目的とする。

【００１４】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、活性層を有する半導体基板の上に絶縁膜
及び保護膜を堆積し、該保護膜の上にレジスト膜を塗布
した後、該レジスト膜とは極性が異なりソース電極側の
絶縁膜の壁面を含む領域に開口部を有するレジストパタ
ーンを形成し、絶縁膜の側面に堆積する保護膜を除去し
た後の空間部にゲート電極を形成し、その後、ゲート電
極を支えているドレイン電極側のレジスト膜を除去する
ものである。

【００１５】具体的に請求項１の発明が講じた解決手段
は、電界効果トランジスタの製造方法を、活性層を有す
る半導体基板の上に絶縁膜を堆積した後、該絶縁膜の上
に、ゲート電極形成領域に開口部を有する第１のレジス
トパターンを形成する第１の工程と、前記第１のレジス
トパターンをマスクとして前記絶縁膜に対してエッチン
グを行なって、前記絶縁膜に開口部を形成した後、前記
第１のレジストパターンを除去する第２の工程と、前記
絶縁膜の上並びに前記絶縁膜の開口部の壁面及び底面に
保護膜を堆積する第３の工程と、前記保護膜の上に表面
が平坦化されたレジスト膜を塗布した後、該レジスト膜
に対してエッチバックを行なう第４の工程と、エッチバ
ックされた前記レジスト膜の上に該レジスト膜とは極性
が異なり且つ前記絶縁膜の開口部のソース電極側の壁面
を含む領域に開口部を有する第２のレジストパターンを
形成する第５の工程と、前記第２のレジストパターンを
マスクとして前記保護膜に対してウェットエッチングを
行なって、前記レジスト膜のソース電極側の側端部の側
方及び下方にＬ字状の空間部を形成した後、前記半導体
基板の上面部における前記空間部に臨む領域に対してリ
セスエッチングを行なって前記活性層にリセス部を形成
する第６の工程と、前記空間部及びリセス部に、頂部と
該頂部から下方に延びる脚部とからなるＴ型のゲート電
極を、前記頂部のソース電極側の側端部が前記絶縁膜上
に位置すると共に、前記脚部のドレイン電極側の側面と
前記リセス部のドレイン電極側の側面及び保護膜との間
に空間が介在するように形成する第７の工程とを備えて
いる構成とするものである。

【００１６】請求項１の構成により、Ｔ型のゲート電極
の頂部はソース電極側の側端部が絶縁膜により、また、
ドレイン電極側が第２のレジストによりそれぞれ支えら
れるため、Ｔ型のゲート電極の強度は保たれると共に、
その後ドレイン電極側の第２のレジストは除去されるた
め、Ｔ型のゲート電極の脚部とドレイン電極との間は空
間部となる。また、保護膜に対してウェットエッチング
を行なった後、絶縁膜を堆積することなくゲート電極を
形成するため、リセス部における活性層に損傷を与える
ことがない。

【００１７】請求項２の発明は、請求項１の構成に、前
記第７の工程は、前記半導体基板の上に全面にわたって
導電膜を堆積した後、前記第２のレジストパターンをリ
フトオフすると共に前記レジスト膜を除去することによ
り、前記導電膜よりなる前記ゲート電極を形成する工程
を含む構成を付加するものである。

【００１８】請求項３の発明は、電界効果トランジスタ
の製造方法を、活性層を有する半導体基板の上に絶縁膜
を堆積した後、該絶縁膜の上に、第１のゲート電極形成
領域及び第２のゲート電極形成領域にそれぞれ開口部を
有する第１のレジストパターンを形成する第１の工程
と、前記第１のレジストパターンをマスクとして前記絶
縁膜に対してエッチングを行なって、前記絶縁膜に第１
の開口部及び第２の開口部を形成した後、前記第１のレ
ジストパターンを除去する第２の工程と、前記絶縁膜の
上並びに前記絶縁膜の第１及び第２の開口部の各壁面及
び各底面に保護膜をそれぞれ堆積する第３の工程と、前
記保護膜の上に表面が平坦化されたレジスト膜を塗布し
た後、該レジスト膜に対してエッチバックを行なう第４
の工程と、前記保護膜に対してウェットエッチングを行
なって、前記レジスト膜におけるソース電極側の各側端
部の側方及び下方にＬ字状の第１の空間部及び第２の空
間部をそれぞれ形成する第５の工程と、前記レジスト膜
の上に該レジスト膜とは極性が異なり且つ前記絶縁膜の
第１及び第２の開口部のソース電極側の各壁面を含む領
域にそれぞれ開口部を有する第２のレジストパターンを
形成する第６の工程と、前記第２のレジストパターンを
マスクとして前記半導体基板の上面部における前記第１
の空間部及び第２の空間部に臨む各領域に対してリセス
エッチングを行なって前記活性層に第１のリセス部及び
第２のリセス部をそれぞれ形成する第７の工程と、前記
第１の空間部及び第１のリセス部に、頂部と該頂部から
下方に延びる脚部とからなるＴ型の第１のゲート電極
を、また、前記第２の空間部及び第２のリセス部に、頂
部と該頂部から下方に延びる脚部とからなるＴ型の第２
のゲート電極を、前記各頂部のソース電極側の各側端部
が前記絶縁膜上にそれぞれ位置すると共に、前記各脚部
のドレイン電極側の側面と前記各リセス部のドレイン電
極側の側面及び保護膜との間にそれぞれ空間が介在する
ように形成する第８の工程とを備えている構成とするも
のである。

【００１９】請求項３の構成により、Ｔ型の各ゲート電
極の各頂部はソース電極側の各側端部が絶縁膜により、
また、ドレイン電極側がレジスト膜によりそれぞれ支え
られるため、Ｔ型の各ゲート電極の強度は保たれると共
に、ゲート電極の形成後はドレイン電極側の各レジスト
膜は除去されるため、Ｔ型のゲート電極の各脚部とドレ
イン電極との間はそれぞれ空間部となる。また、保護膜
に対してウェットエッチングを行なった後、絶縁膜を堆
積することなくゲート電極を形成するため、リセス部に
おける活性層に対してそれぞれ損傷を与えることがな
い。

【００２０】請求項４の発明は、請求項３の構成に、前
記第８の工程は、前記半導体基板の上に全面にわたって
導電膜を堆積した後、前記第２のレジストパターンをリ
フトオフすると共に前記レジスト膜を除去することによ
り、前記導電膜よりなる前記第１のゲート電極及び第２
のゲート電極を形成する工程を含む構成を付加するもの
である。

【００２１】請求項５の発明は、請求項１〜４の構成
に、前記保護膜はシリコン酸化膜である構成を付加する
ものである。

【００２２】請求項６の発明は、請求項１〜４の構成
に、前記保護膜は酸化しやすく、且つ、ウエットエッチ
ングで除去できる金属膜である構成を付加するものであ
る。

【００２３】請求項７の発明は、請求項６の構成に、前
記金属膜はアルミニウム又はチタンよりなる構成を付加
するものである。

【００２４】請求項８の発明は、電界効果トランジスタ
の製造方法を、活性層を有する半導体基板の上に、ゲー
ト電極形成領域に開口部を有する第１のレジストパター
ンを形成する第１の工程と、前記第１のレジストパター
ンの開口部内に底部と該底部の両側から立ち上がる両側
部とからなるＵ字状の断面を有するＵ字状膜を形成する
第２の工程と、前記Ｕ字状膜の上に絶縁膜を堆積した
後、該絶縁膜に対してエッチングを行なって、前記Ｕ字
状膜の各側部の上端部を露出させる第３の工程と、前記
絶縁膜及びＵ字状膜の上に該Ｕ字状膜におけるソース電
極側の側部を含む領域に開口部を有する第２のレジスト
パターンを形成する第４の工程と、前記第２のレジスト
パターンをマスクとして前記Ｕ字状膜に対してウェット
エッチングを行なって前記Ｕ字状膜を除去することによ
りＵ字状の空間部を形成した後、前記半導体基板の上面
部における前記空間部に臨む領域に対してリセスエッチ
ングを行なって前記活性層にリセス部を形成する第５の
工程と、前記空間部及びリセス部に、頂部と該頂部から
下方に延びる脚部とからなるＴ型のゲート電極を、前記
頂部のソース電極側の側端部及びドレイン電極側の側端
部が前記絶縁膜上に位置すると共に、前記脚部のドレイ
ン電極側の側面と前記リセス部のドレイン電極側の側面
及び保護膜との間に空間が介在するように形成する第６
の工程とを備えている構成とするものである。

【００２５】請求項８の構成により、Ｔ型のゲート電極
の頂部の両側端部は絶縁膜により支えられるためＴ型ゲ
ート電極の強度は保たれると共に、Ｔ型のゲート電極の
脚部とドレイン電極との間は空間部が形成されているた
め、絶縁膜が直接的に介在していない。また、Ｕ字状膜
に対してウェットエッチングを行なった後、絶縁膜を堆
積することなくゲート電極を形成するため、リセス部に
おける活性層に損傷を与えることがない。

【００２６】請求項９の発明は、請求項８の構成に、前
記第６の工程は、前記半導体基板の上に全面にわたって
導電膜を堆積した後、前記第２のレジストパターンをリ
フトオフすることにより、前記導電膜よりなる前記ゲー
ト電極を形成する工程を含む構成を付加するものであ
る。

【００２７】請求項１０の発明は、電界効果トランジス
タの製造方法を、活性層を有する半導体基板の上に、第
１のゲート電極形成領域及び第２のゲート電極形成領域
に各開口部を有する第１のレジストパターンを形成する
第１の工程と、前記第１のレジストパターンの各開口部
内に底部と該底部の両側から立ち上がる両側部とからな
るＵ字状の断面を有する第１のＵ字状膜及び第２のＵ字
状膜をそれぞれ形成する第２の工程と、前記第１及び第
２のＵ字状膜の上に絶縁膜を堆積した後、該絶縁膜に対
してエッチングを行なって、前記第１及び第２のＵ字状
膜の各側部の上端部をそれぞれ露出させる第３の工程
と、前記絶縁膜、第１及び第２のＵ字状膜の上に各Ｕ字
状膜におけるソース電極側の各側部を含む領域にそれぞ
れ開口部を有する第２のレジストパターンを形成する第
４の工程と、前記第２のレジストパターンをマスクとし
て前記第１及び第２のＵ字状膜に対してウェットエッチ
ングを行なって前記第１及び第２のＵ字状膜を除去する
ことによりＵ字状の第１の空間部及び第２の空間部をそ
れぞれ形成した後、前記半導体基板の上面部における前
記第１及び第２の空間部に臨む各領域に対してリセスエ
ッチングを行なって前記活性層に第１のリセス部及び第
２のリセス部をそれぞれ形成する第５の工程と、前記第
１の空間部及び第１のリセス部に、頂部と該頂部から下
方に延びる脚部とからなるＴ型の第１のゲート電極を、
また、前記第２の空間部及び第２のリセス部に、頂部と
該頂部から下方に延びる脚部とからなるＴ型の第２のゲ
ート電極を、前記各頂部のソース電極側の各側端部及び
ドレイン電極側の各側端部が前記絶縁膜上にそれぞれ位
置すると共に、前記各脚部のドレイン電極側の側面と前
記各リセス部のドレイン電極側の側面及び保護膜との間
にそれぞれ空間が介在するように形成する第６の工程と
を備えている構成とするものである。

【００２８】請求項１０の構成により、Ｔ型の各ゲート
電極の各頂部の両側端部は絶縁膜により支えられるため
Ｔ型の各ゲート電極の強度はそれぞれ保たれると共に、
Ｔ型のゲート電極の各脚部とドレイン電極との間は空間
部がそれぞれ形成されているため、絶縁膜が直接的に介
在していない。また、各Ｕ字状膜に対してウェットエッ
チングを行なった後、絶縁膜を堆積することなくゲート
電極をそれぞれ形成するため、リセス部における各活性
層に損傷を与えることがない。

【００２９】請求項１１の発明は、請求項１０の構成
に、前記第６の工程は、前記半導体基板の上に全面にわ
たって導電膜を堆積した後、前記第２のレジストパター
ンをリフトオフすることにより、前記導電膜よりなる前
記第１のゲート電極及び第２のゲート電極を形成する工
程を含む構成を付加するものである。

【００３０】請求項１２の発明は、請求項８〜１１の構
成に、前記Ｕ字状膜はアルミニウム又はチタンよりなる
構成を付加するものである。

【００３１】請求項１３の発明は、請求項８〜１１の構
成に、前記絶縁膜はシリコン窒化膜又はシリコン酸化膜
である構成を付加するものである。

【００３２】請求項１４の発明は、電界効果トランジス
タの製造方法を、活性層を有する半導体基板の上に所定
の溶液に対して耐エッチング性の高い第１の絶縁膜を堆
積した後、該第１の絶縁膜におけるゲート電極形成領域
に開口部を形成する第１の工程と、前記第１の絶縁膜の
上並びに前記第１の絶縁膜の開口部の壁面及び底面に前
記所定の溶液に対して耐エッチング性の低い第２の絶縁
膜を堆積する第２の工程と、前記第２の絶縁膜におけ
る、前記第１の絶縁膜の開口部の壁面及び底面に前記所
定の溶液に対して耐エッチング性の高い金属膜を堆積す
る第３の工程と、前記第２の絶縁膜の上に、前記第１の
絶縁膜の開口部のソース電極側の壁面を含む領域に開口
部を有するレジストパターンを形成する第４の工程と、
前記レジストパターンをマスクとし、前記所定の溶液を
用いて前記第２の絶縁膜及び前記第１の絶縁膜に対して
ウェットエッチングを行なって、前記金属膜のソース電
極側の側方及び下方にＬ字状の空間部を形成する第５の
工程と、前記半導体基板の上面部における前記空間部に
臨む領域に対してリセスエッチングを行なって前記活性
層にリセス部を形成する第６の工程と、前記空間部及び
リセス部に、頂部と該頂部から下方に延びる脚部とから
なるＴ型のゲート電極を、前記頂部のドレイン電極側の
側面が前記金属膜と接続し、且つ、前記頂部のソース電
極側の側端部が前記第１の絶縁膜上に位置すると共に、
前記脚部のドレイン電極側の側面と前記リセス部のドレ
イン電極側の側面との間に空間が介在するように形成す
る第７の工程とを備えている構成とするものである。

【００３３】請求項１４の構成により、Ｔ型のゲート電
極の頂部のソース電極側の側端部が絶縁膜により支えら
れるため、Ｔ型のゲート電極の強度は保たれると共に、
Ｔ型のゲート電極の脚部とドレイン電極との間は空間部
がそれぞれ形成されているため、絶縁膜が直接的に介在
していない。また、第１及び第２の絶縁膜に対してウェ
ットエッチングを行なった後、絶縁膜を堆積することな
くゲート電極を形成するため、リセス部における活性層
に損傷を与えることがない。

【００３４】また、所定のエッチング溶液に対して、耐
エッチング性の高い第１の絶縁膜の開口部の側面及び底
面に、その膜厚がゲート電極のゲート長を決定する第２
の絶縁膜を堆積し、さらに第２の絶縁膜の上に耐エッチ
ング性の高い金属膜を堆積するため、該金属膜がエッチ
ング停止層となる。

【００３５】また、ゲート電極の頂部のドレイン電極側
の側端部を金属膜に接続させるため、該ゲート電極の頂
部の導電性はさらに大きくなる。

【００３６】請求項１５の発明は、請求項１４の構成
に、前記第２の絶縁膜はシリコン酸化膜であり、前記所
定の溶液はフッ酸を含む溶液である構成を付加するもの
である。

【００３７】請求項１６の発明は、請求項１４又は１５
の構成に、前記第３の工程は、前記第２の絶縁膜の上並
びに前記第２の開口部の壁面及び底面に前記金属膜を堆
積する工程と、前記金属膜の上にスピンコート膜を塗布
して表面を平坦化した後、該スピンコート膜に対してエ
ッチバックを行なうことにより、前記第２の絶縁膜の開
口部に前記スピンコート膜を充填する工程と、前記金属
膜に対してエッチバックを行なう工程とを含む構成を付
加するものである。

【００３８】請求項１７の発明は、請求項１４〜１６の
構成に、前記金属膜は金を含む材料よりなる構成を付加
するものである。

【００３９】請求項１８の発明は、電界効果トランジス
タの製造方法を、活性層を有する半導体基板の上に絶縁
膜を堆積した後、該絶縁膜におけるゲート電極形成領域
に開口部を形成する第１の工程と、前記絶縁膜をマスク
として、前記半導体基板の上面部における前記開口部に
臨む領域に対してリセスエッチングを行なって前記活性
層にリセス部を形成する第２の工程と、前記絶縁膜の開
口部の壁面並びに前記リセス部の側面及び底面に金属膜
を堆積した後、前記半導体基板に熱処理を行なう第３の
工程と、前記金属膜に対してエッチバックを行なうこと
により、前記絶縁膜の開口部のソース電極側の壁面に位
置し且つ前記リセス部の底面から立ち上がる側壁からな
るゲート電極を形成する第４の工程とを備えている構成
とするものである。

【００４０】請求項１８の構成により、リセス部の側面
及び底面に金属膜を堆積した後、金属膜に対してエッチ
バックを行なって絶縁膜の開口部のソース電極側の壁面
に位置し且つ前記リセス部の底面から立ち上がる側壁を
ゲート電極とするため、ゲート電極の形成が容易とな
る。

【００４１】また、リセス部に金属膜を堆積させた後に
半導体基板を熱処理するため、リセス部における活性層
の損傷を回復することができる。

【００４２】請求項１９の発明は、請求項１８の構成
に、前記第４の工程は、前記絶縁膜の開口部のソース電
極側の壁面を含む領域に開口部を有するレジストパター
ンを形成する工程と、前記半導体基板の上に全面にわた
って低抵抗の金属膜を堆積した後、前記レジストパター
ンをリフトオフすることにより、前記低抵抗の金属膜と
前記側壁とからなるＴ型のゲート電極を形成する工程と
を含む構成を付加するものである。

【００４３】請求項２０の発明は、請求項１８又は１９
の構成に、前記第２の工程と前記第３の工程との間に、
前記絶縁膜の開口部の壁面及び該壁面に連なる前記リセ
ス部の側面に絶縁膜よりなる側壁を形成する工程を備え
ている構成を付加するものである。

【００４４】請求項２１の発明は、請求項１８〜２０の
構成に、前記金属膜はタングステンを含む化合物である
構成を付加するものである。

【００４５】請求項２２の発明は、半導体装置を、活性
層を有する半導体基板の上にソース電極及びドレイン電
極が形成され、前記半導体基板の上面部には前記活性層
を露出させるリセス部が形成され、前記活性層の上にお
ける前記リセス部に臨む領域に、頂部と該頂部から下方
に延びる脚部とからなるＴ型のゲート電極が形成されて
おり、前記頂部のソース電極側の側端部が絶縁膜上に位
置すると共に、前記脚部のドレイン電極側の側面と前記
リセス部のドレイン電極側の側面との間に空間が介在し
ている構成を付加するものである。

【００４６】請求項２２の構成により、Ｔ型のゲート電
極の頂部とソース電極側における絶縁膜の側端部とは接
しており、Ｔ型ゲート電極の頂部とドレイン電極側にお
ける絶縁膜の側端部とは接することなく形成されている
ため、Ｔ型ゲート電極の強度は保たれている。また、保
護膜に対してウェットエッチングを行なった後、絶縁膜
を堆積することなくゲート電極が形成されているため、
チャネル層における活性層が損傷を受けていない。

【００４７】請求項２３の発明は、半導体装置を、活性
層を有する半導体基板の上にソース電極及びドレイン電
極が形成され、前記半導体基板の上面部には前記活性層
を露出させる第１のリセス部及び第２のリセス部がそれ
ぞれ形成され、前記活性層の上における前記第１及び第
２のリセス部に臨む各領域に、頂部と該頂部から下方に
延びる脚部とからなるＴ型の第１のゲート電極及び第２
のゲート電極が形成されており、前記各頂部のソース電
極側の各側端部が絶縁膜上にそれぞれ位置すると共に前
記各脚部のドレイン電極側の側面と前記リセス部のドレ
イン電極側の側面との間に空間がそれぞれ介在している
構成とするものである。

【００４８】請求項２３の構成により、Ｔ型の各ゲート
電極の各頂部とソース電極側における絶縁膜の各側端部
とは接しており、Ｔ型の各ゲート電極の各頂部と前記ド
レイン電極側における絶縁膜の各側端部とは接すること
なく形成されているため、各Ｔ型ゲート電極の強度はそ
れぞれ保たれている。また、保護膜に対してウェットエ
ッチングを行なった後、絶縁膜を堆積することなく各ゲ
ート電極が形成されているため、チャネル層における各
活性層が損傷を受けていない。

【００４９】

【発明の実施の形態】以下、本発明の第１の実施形態を
図面を参照しながら説明する。

【００５０】図１〜図５は本発明の第１の実施形態に係
る電界効果トランジスタの製造方法を示す工程順断面図
である。

【００５１】まず、図１（ａ）に示すように、半導体基
板１０の上にチャネル層１１と活性層としてのキャップ
層１２とをエピタキシャル成長させた後に、フォトリソ
グラフィーにより素子間分離膜形成用レジストパターン
１３をキャップ層１２の上に形成し、その後、ボロンを
注入して素子間分離膜１４を形成する。

【００５２】次に、図１（ｂ）に示すように、素子間分
離膜形成用レジスト１３を除去した後、絶縁膜となるシ
リコン窒化膜１５をキャップ層１２の上に５００ｎｍの
厚さに堆積する。

【００５３】次に、図１（ｃ）及び図２（ａ）に示すよ
うに、シリコン窒化膜１５の上に全面にわたって第１の
レジスト膜１８を塗布した後、フォトリソグラフィーに
より第１のレジスト膜１８のゲート電極形成領域に０．
５μｍの開口幅を有する開口部１８ａを形成し、その
後、開口部１８ａに臨むシリコン窒化膜１５に対して例
えばＲＩＥによりＣＦ₄ を用いて異方性エッチングを行
なって第１の開口部１５ａを形成する。

【００５４】次に、図２（ｂ）に示すように、第１のレ
ジスト膜１８を除去した後、シリコン窒化膜１５の上面
並びに第１の開口部１５ａの壁面及び底面に保護膜とな
るシリコン酸化膜１９を１５０ｎｍの厚さに堆積する。

【００５５】次に、図２（ｃ）及び図３（ａ）に示すよ
うに、シリコン酸化膜１９の全面にソース・ドレイン形
成用レジスト膜１６を塗布した後、フォトリソグラフィ
ーによりソース・ドレイン電極形成領域をそれぞれ幅１
μｍに開口した後、シリコン酸化膜１９及びシリコン窒
化膜１５に対して、例えばＲＩＥによりＣＦ₄ を用いて
異方性エッチングを行なってソース・ドレイン電極形成
領域のシリコン酸化膜１９及びシリコン窒化膜１５を除
去する。

【００５６】次に、図３（ｂ）及び図３（ｃ）に示すよ
うに、ソース・ドレイン電極形成領域にオーミック電極
形成膜１７を電極の材料としてＮｉ、ＡｕＧｅ、Ｎｉ及
びＡｕを順に用いて、それぞれ５ｎｍ、１３０ｎｍ、４
０ｎｍ及び１００ｎｍの厚さに蒸着した後、ソース・ド
レイン形成用レジスト膜１６をリフトオフして、ソース
電極１７Ａ及びドレイン電極１７Ｂをそれぞれ形成す
る。

【００５７】次に、図４（ａ）及び図４（ｂ）に示すよ
うに、極性がネガ型である第２のレジスト膜２０を半導
体基板１０上の全面に塗布し、１４０℃の温度で３０分
間ベーキングして第２のレジスト膜２０を平坦化した
後、例えばＲＩＥによりＯ₂ を用いて第２のレジスト膜
２０に対してエッチバックを行なう。

【００５８】次に、図４（ｃ）及び図５（ａ）に示すよ
うに、ソース電極１７Ａ、ドレイン電極１７Ｂ及びゲー
ト電極形成領域の全面に極性がポジ型である第３のレジ
スト膜２１を塗布し、ソース電極１７Ａ側におけるシリ
コン窒化膜１５の側面がほぼ中央に位置する第２の開口
部２１ａを形成した後、シリコン酸化膜１９に対してＨ
Ｆを用いたウェットエッチングを行なって、第２の開口
部２１ａに臨むソース電極側のシリコン窒化膜１５の側
面及びキャップ層１２に堆積しているシリコン酸化膜１
９を除去して断面Ｌ字状の空間部１９ａを形成する。

【００５９】次に、図５（ｂ）及び図５（ｃ）に示すよ
うに、空間部１９ａに臨むキャップ層１２に対してリセ
スエッチングを行なってリセス部１２ａを形成した後、
第２の開口部２１ａを含む第３のレジスト膜２１の全面
に、電極の材料としてＴｉ、Ｐｔ及びＡｕを順に用い
て、それぞれ５０ｎｍ、５０ｎｍ及び３００ｎｍの厚さ
にゲート電極形成膜２２を蒸着した後、第３のレジスト
膜２１をリフトオフして、頂部２３ａと脚部２３ｂとか
らなるＴ型ゲート電極２３を形成する。その後、ゲート
電極形成領域の第２のレジスト膜２０を除去する。

【００６０】なお、保護膜としてのシリコン酸化膜１９
は、酸化しやすく、且つ、ウェットエッチングにより除
去可能な金属、例えば、アルミニウム又はチタンであっ
てもよい。

【００６１】本実施形態の特徴として、シリコン窒化膜
１５の側面に形成するシリコン酸化膜１９の膜厚によっ
てゲート長が決定されるため、シリコン酸化膜１９の膜
厚を薄くすることにより、紫外線露光法では困難であっ
た０．１μｍのゲート長を有するゲート電極が形成でき
る。また、オフセットリセスは、ソース電極１７Ａ側の
シリコン酸化膜１９に対してウェットエッチングを行な
って除去する際に自ずと行なえると共にウェットエッチ
ング後すぐにＴ型ゲート電極２３を形成するため、チャ
ネル層１１の活性層に対して損傷を与えることがない。

【００６２】また、シリコン酸化膜１９に対してウェッ
トエッチングを行なう際に、第２のレジスト膜２０の底
面に断面Ｌ字状の空間部１９ａを設けるため、キャップ
層１２に対しリセスエッチングを行なってリセス部１２
ａを形成する際に、シリコン窒化膜１５の側面を中心に
して、リセス部１２ａはソース電極１７Ａ側よりもドレ
イン電極１７Ｂ側に広く形成されるので、Ｔ型ゲート電
極２３の脚部２３ｂとドレイン電極１７Ｂ側のキャップ
層１２との間の容量は確実に減少する。

【００６３】さらに、図５（ｂ）に示すようにＴ型ゲー
ト電極２３の形成中において、Ｔ型ゲート電極２３をソ
ース電極１７Ａ側のシリコン窒化膜１９とドレイン電極
１７Ｂ側の第２のレジスト膜２０とが支えるため、Ｔ型
ゲート電極２３は倒れにくくなると共に、図５（ｃ）に
示すようにＴ型ゲート電極２３の形成後に第２のレジス
ト膜２０を除去するため、ドレイン電極１７ＢとＴ型ゲ
ート電極２３とは絶縁膜が介在しないので、ゲート・ド
レイン間容量は激減することになり高周波領域特性が優
れる。

【００６４】以下、本発明の第２の実施形態を図面を参
照しながら説明する。

【００６５】図６〜図１０は本発明の第２の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【００６６】まず、図６（ａ）に示すように、半導体基
板１０の上にチャネル層１１と活性層としてのキャップ
層１２とをエピタキシャル成長により順次堆積した後
に、素子間分離膜形成用レジストパターン１３をフォト
リソグラフィーによりキャップ層１２の上に形成し、そ
の後、ボロンを注入して素子間分離膜１４を形成する。

【００６７】次に、図６（ｂ）に示すように、素子間分
離膜形成用レジストパターン１３を除去した後、絶縁膜
となるシリコン窒化膜１５をキャップ層１２の上に５０
０ｎｍの厚さに堆積する。

【００６８】次に、図６（ｃ）に示すように、シリコン
窒化膜１５の全面にソース・ドレイン形成用レジスト膜
１６を塗布した後、フォトリソグラフィーによりソース
・ドレイン電極形成領域をそれぞれ開口し、その後、シ
リコン窒化膜１５に対して、例えばＲＩＥによりＣＦ₄
を用いて異方性エッチングを行なってソース・ドレイン
電極形成領域のシリコン窒化膜１５を除去する。

【００６９】次に、図７（ａ）及び図７（ｂ）に示すよ
うに、オーミック電極形成膜１７をソース・ドレイン電
極形成領域に、電極の材料としてＮｉ、ＡｕＧｅ、Ｎｉ
及びＡｕを順に用いて、それぞれ５ｎｍ、１３０ｎｍ、
４０ｎｍ及び１００ｎｍの厚さに蒸着した後、ソース・
ドレイン形成用レジスト膜１６をリフトオフして、ソー
ス電極１７Ａ及びドレイン電極１７Ｂを形成する。

【００７０】次に、図７（ｃ）及び図８（ａ）に示すよ
うに、シリコン窒化膜１５、ソース電極１７Ａ及びドレ
イン電極１７Ｂの上に全面にわたって第１のレジスト膜
１８を塗布した後、フォトリソグラフィーにより第１の
レジスト膜１８のゲート電極形成領域に０．５μｍの開
口幅を有する開口部１８ａを形成し、その後、開口部１
８ａに臨むシリコン窒化膜１５に対して例えばＲＩＥに
よりＣＦ₄ を用いて異方性エッチングを行なって第１の
開口部１５ａを形成する。

【００７１】次に、図８（ｂ）及び図８（ｃ）に示すよ
うに、第１のレジスト膜１８を除去し、シリコン窒化膜
１５、ソース電極１７Ａ、ドレイン電極１７Ｂの上及び
第１の開口部１５ａの周面に保護膜となるシリコン酸化
膜１９を０．０５μｍの厚さに堆積した後、極性がネガ
型である第２のレジスト膜２０をシリコン酸化膜１９の
全面に塗布し、１４０℃の温度で３０分間ベーキングし
て第２のレジスト膜２０を平坦化する。

【００７２】次に、図９（ａ）及び図９（ｂ）に示すよ
うに、例えばＲＩＥによりＯ₂ を用いて第２のレジスト
膜２０に対してエッチバックを行なった後、シリコン酸
化膜１９に対して、ゲート電極形成領域における第２の
レジスト膜２０の底面のほぼ中央部を残すようにＨＦを
用いたウェットエッチングを行なって断面Ｌ字状の空間
部１９ａを形成する。

【００７３】次に、図９（ｃ）及び図１０（ａ）に示す
ように、シリコン窒化膜１５、ソース電極１７Ａ、ドレ
イン電極１７Ｂ及びゲート電極形成領域の全面に極性が
ポジ型の第３のレジスト膜２１を塗布し、ソース電極１
７Ａ側におけるシリコン窒化膜１５の側面がほぼ中央に
位置する第２の開口部２１ａを形成した後、第２の開口
部２１ａに臨むキャップ層１２に対してリセスエッチン
グを行なってリセス部１２ａを形成する。

【００７４】次に、図１０（ｂ）及び図１０（ｃ）に示
すように、第２の開口部２１ａを含む第３のレジスト膜
２１の全面に、電極の材料としてＴｉ、Ｐｔ及びＡｕを
順に用いて、それぞれ５０ｎｍ、５０ｎｍ及び３００ｎ
ｍの厚さにゲート電極形成膜２２を蒸着した後、第３の
レジスト膜２１をリフトオフして、頂部２３ａと脚部２
３ｂとからなるゲート電極２３を形成する。その後、ゲ
ート電極形成領域の第２のレジスト膜２０を除去する。

【００７５】なお、保護膜としてのシリコン酸化膜１９
は、酸化しやすく、且つ、ウェットエッチングにより除
去可能な金属、例えば、アルミニウム又はチタンであっ
てもよい。

【００７６】本実施形態は、前記第１の実施形態に説明
した製造方法とはソース・ドレイン電極を形成する工程
が異なる場合においても、第１の実施形態に説明した特
徴が当てはまり、同様の効果が得られることを示したも
のである。

【００７７】以下、本発明の第３の実施形態を図面を参
照しながら説明する。

【００７８】図１１〜図１６は本発明の第３の実施形態
に係る電界効果トランジスタの製造方法を示す工程順断
面図である。

【００７９】まず、図１１（ａ）に示すように、半導体
基板１０の上にチャネル層１１と活性層としてのキャッ
プ層１２とをエピタキシャル成長により順次堆積した
後、素子間分離膜形成用レジストパターン１３をフォト
リソグラフィーによりキャップ層１２の上に形成し、そ
の後、ボロンを注入して素子間分離膜１４を形成する。

【００８０】次に、図１１（ｂ）に示すように、素子間
分離膜形成用レジストパターン１３を除去した後、絶縁
膜となる第１のシリコン窒化膜２５をキャップ層１２の
上に５００ｎｍの厚さに堆積する。

【００８１】次に、図１１（ｃ）及び図１２（ａ）に示
すように、第１のシリコン窒化膜２５の全面に第１のレ
ジスト膜１８を塗布した後、フォトリソグラフィーによ
り第１のレジスト膜１８のゲート電極形成領域に０．５
μｍの開口幅を有する開口部１８ａを形成して、開口部
１８ａに臨む第１のシリコン窒化膜２５に対して例えば
ＲＩＥによりＣＦ₄ を用いて異方性エッチングを行なっ
て第１の開口部２５ａを形成する。

【００８２】次に、図１２（ｂ）及び図１２（ｃ）に示
すように、第１のレジスト膜１８を除去した後、第１の
シリコン窒化膜２５の上面並びに第１の開口部２５ａの
壁面及び底面に保護膜となるシリコン酸化膜１９を１５
０ｎｍの厚さに堆積し、その後、シリコン酸化膜１９の
全面に第２のシリコン窒化膜２８を１００ｎｍの厚さに
堆積する。

【００８３】次に、図１３（ａ）に示すように、第１の
開口部２５ａを含む第２のシリコン窒化膜２８の全面に
ソース・ドレイン形成用レジスト膜２６を塗布した後、
フォトリソグラフィーによりソース・ドレイン電極形成
領域をそれぞれ開口した後、第２のシリコン窒化膜２
８、シリコン酸化膜１９及び第１のシリコン窒化膜２５
に対して、例えばＲＩＥによりＣＦ₄ を用いて異方性エ
ッチングを行なってソース・ドレイン電極形成領域の第
２のシリコン窒化膜２８、シリコン酸化膜１９及び第１
のシリコン窒化膜２５を除去する。

【００８４】次に、図１３（ｂ）及び図１３（ｃ）に示
すように、オーミック電極形成膜２７をソース・ドレイ
ン電極形成領域に、電極の材料としてＮｉ、ＡｕＧｅ、
Ｎｉ及びＡｕを順に用いて、それぞれ５ｎｍ、１３０ｎ
ｍ、４０ｎｍ及び１００ｎｍの厚さに蒸着した後、ソー
ス・ドレイン形成用レジスト膜２６をリフトオフして、
ソース電極２７Ａ及びドレイン電極２７Ｂを形成する。

【００８５】次に、図１４（ａ）及び図１４（ｂ）に示
すように、極性がネガ型である第２のレジスト膜２０を
ソース電極２７Ａ、ドレイン電極２７Ｂ及びゲート電極
形成領域上の全面に塗布し、１４０℃の温度で３０分間
ベーキングして第２のレジスト膜２０を平坦化した後、
例えばＲＩＥによりＯ₂ を用いて第２のレジスト膜２０
に対してエッチバックを行なう。

【００８６】次に、図１４（ｃ）に示すように、ソース
電極２７Ａ、ドレイン電極２７Ｂ及びゲート電極形成領
域の全面に極性がポジ型である第３のレジスト膜２１を
塗布し、ソース電極２７Ａ側における第１のシリコン窒
化膜２５の側面がほぼ中央に位置する第２の開口部２１
ａを形成した後、第２の開口部２１ａに臨む第２のシリ
コン窒化膜２８に対してＲＩＥによるエッチングを行な
う。

【００８７】次に、図１５（ａ）に示すように、第２の
開口部２１ａに臨むシリコン酸化膜１９に対してＨＦを
用いたウェットエッチングを行なって、ソース電極側の
第１のシリコン窒化膜２５の側面及びキャップ層１２に
堆積しているシリコン酸化膜１９を除去して断面Ｌ字状
の空間部１９ａを形成する。

【００８８】次に、図１５（ｂ）及び図１５（ｃ）に示
すように、空間部１９ａの下のキャップ層１２に対して
リセスエッチングを行なってリセス部１２ａを形成した
後、第２の開口部２１ａを含む第３のレジスト２１の全
面に、電極の材料としてＴｉ、Ｐｔ及びＡｕを順に用い
て、それぞれ５０ｎｍ、５０ｎｍ及び３００ｎｍの厚さ
にゲート電極形成膜２２を蒸着する。

【００８９】次に、図１６に示すように、第３のレジス
ト膜２１をリフトオフした後、ゲート電極形成領域の第
２のレジスト膜２０を除去して、頂部２３ａと脚部２３
ｂとからなるＴ型ゲート電極２３を形成する。

【００９０】なお、保護膜としてのシリコン酸化膜１９
は、酸化しやすく、且つ、ウェットエッチングにより除
去可能な金属、例えば、アルミニウム又はチタンであっ
てもよい。

【００９１】本実施形態の特徴として、前記第１の実施
形態に説明した製造方法と比べると、保護膜となるシリ
コン酸化膜１９の上に第２のシリコン窒化膜２８を形成
するため、第２のレジスト膜２０との密着性が高くなる
ので、所望の形状が得やすくなる。また、Ｔ型ゲート電
極２３を形成している間は支えとなっている第２のレジ
スト膜２０が最終工程において除去されても、この第２
のシリコン窒化膜２８がＴ型ゲート電極２３のドレイン
電極側の頂部２３ａを支えているため、Ｔ型ゲート電極
２３の機械的強度はさらに高くなる 以下、本発明の第４の実施形態を図面を参照しながら説
明する。

【００９２】図１７〜図２１は本発明の第４の実施形態
に係る電界効果トランジスタの製造方法を示す工程順断
面図である。本実施形態は、第２の実施形態において説
明した構成と同一の方法によるデュアルゲート電極を有
する電界効果トランジスタの製造方法を示すものであ
る。

【００９３】まず、図１７（ａ）に示すように、半導体
基板１０の上にチャネル層１１と活性層としてのキャッ
プ層１２とをエピタキシャル成長により順次堆積した後
に、素子間分離膜形成用レジストパターン１３をフォト
リソグラフィーによりキャップ層１２の上に形成し、そ
の後、ボロンを注入して素子間分離膜１４を形成する。

【００９４】次に、図１７（ｂ）に示すように、素子間
分離膜形成用レジストパターン１３を除去した後、絶縁
膜となるシリコン窒化膜１５をキャップ層１２の上に５
００ｎｍの厚さに堆積する。

【００９５】次に、図１７（ｃ）に示すように、シリコ
ン窒化膜１５の上に全面にわたってソース・ドレイン形
成用レジスト膜１６を塗布した後、フォトリソグラフィ
ーによりソース・ドレイン形成用レジスト膜１６に対し
て半導体基板１０のほぼ中央部にドレイン電極形成領域
と両端部にソース電極形成領域とを開口し、その後、シ
リコン窒化膜１５に対して、例えばＲＩＥによりＣＦ₄
を用いて異方性エッチングを行なってソース・ドレイン
電極形成領域のシリコン窒化膜１５を除去する。

【００９６】次に、図１８（ａ）及び図１８（ｂ）に示
すように、オーミック電極形成膜１７をソース・ドレイ
ン電極形成領域に、電極の材料としてＮｉ、ＡｕＧｅ、
Ｎｉ及びＡｕを順に用いて、それぞれ５ｎｍ、１３０ｎ
ｍ、４０ｎｍ及び１００ｎｍの厚さに蒸着した後、ソー
ス・ドレイン形成用レジスト膜１６をリフトオフして、
ソース電極１７Ａ及びドレイン電極１７Ｂを形成する。

【００９７】次に、図１８（ｃ）及び図１９（ａ）に示
すように、シリコン窒化膜１５、ソース電極１７Ａ及び
ドレイン電極１７Ｂの上に全面にわたって第１のレジス
ト膜１８を塗布した後、フォトリソグラフィーにより第
１のレジスト膜１８の２つのゲート電極形成領域に０．
５μｍの開口幅を有する開口部１８ａをそれぞれ形成
し、その後、各開口部１８ａに臨む各シリコン窒化膜１
５に対して例えばＲＩＥによりＣＦ₄ を用いて異方性エ
ッチングを行なって第１の開口部１５ａをそれぞれ形成
する。

【００９８】次に、図１９（ｂ）及び図１９（ｃ）に示
すように、第１のレジスト膜１８を除去し、シリコン窒
化膜１５、ソース電極１７Ａ、ドレイン電極１７Ｂの上
及び第１の開口部１５ａの周面に保護膜となるシリコン
酸化膜１９を０．０５μｍの厚さに堆積した後、極性が
ネガ型である第２のレジスト膜２０をシリコン酸化膜１
９の全面に塗布し、１４０℃の温度で３０分間ベーキン
グして第２のレジスト膜２０を平坦化する。

【００９９】次に、図２０（ａ）及び図２０（ｂ）に示
すように、例えばＲＩＥによりＯ₂を用いて第２のレジ
スト膜２０に対してエッチバックを行なった後、シリコ
ン酸化膜１９に対して、２つのゲート電極形成領域にお
けるそれぞれの第２のレジスト２０の底面のほぼ中央部
を残すようにＨＦを用いたウェットエッチングを行なっ
て断面Ｌ字状の第１の空間部１９ｂ及び第２の空間部１
９ｃをそれぞれ形成する。

【０１００】次に、図２０（ｃ）及び図２１（ａ）に示
すように、シリコン窒化膜１５、ソース電極１７Ａ、ド
レイン電極１７Ｂ及び２つのゲート電極形成領域の上に
全面にわたって極性がポジ型の第３のレジスト膜２１を
塗布し、ソース電極１７Ａ側におけるシリコン窒化膜１
５の各側面がほぼ中央に位置する第２の開口部２１ａを
それぞれ形成した後、第２の開口部２１ａに臨む各キャ
ップ層１２に対してリセスエッチングを行なって第１の
リセス部１２ｂ及び第２のリセス部１２ｃをそれぞれ形
成する。

【０１０１】次に、図２１（ｂ）及び図２１（ｃ）に示
すように、第２の開口部２１ａを含む第３のレジスト膜
２１の全面に、電極の材料としてＴｉ、Ｐｔ及びＡｕを
順に用いて、それぞれ５０ｎｍ、５０ｎｍ及び３００ｎ
ｍの厚さにゲート電極形成膜２２を蒸着した後、第３の
レジスト膜２１をリフトオフして、頂部２３１ａと脚部
２３１ｂとからなる第１のＴ型ゲート電極２３１及び頂
部２３２ａと脚部２３２ｂとからなる第２のＴ型ゲート
電極２３２を形成する。その後、各ゲート電極形成領域
の第２のレジスト膜２０をそれぞれ除去する。

【０１０２】なお、保護膜としてのシリコン酸化膜１９
は、酸化しやすく、且つ、ウェットエッチングにより除
去可能な金属、例えば、アルミニウム又はチタンであっ
てもよい。

【０１０３】本実施形態は、デュアルゲート電極を有す
る電界効果トランジスタであっても、シリコン酸化膜１
９の膜厚を薄くすることにより、０．１μｍのゲート長
を有するゲート電極が形成できること、チャネル層１１
の活性層に対して損傷を与えることがないこと、並びに
第１及び第２のＴ型ゲート電極２３１及び２３２は倒れ
にくくなると共に各Ｔ型ゲート電極２３１及び２３２を
ドレイン電極側から支えていた各第２のレジスト膜２０
を除去するため、ドレイン電極１７Ｂと各Ｔ型ゲート電
極２３１及び２３２とは絶縁膜が介在しないので、ゲー
ト・ドレイン間容量は激減することの特徴を有する。

【０１０４】以下、本発明の第５の実施形態を図面を参
照しながら説明する。

【０１０５】図２２〜図２６は本発明の第５の実施形態
に係る電界効果トランジスタの製造方法を示す工程順断
面図である。

【０１０６】まず、図２２（ａ）に示すように、半導体
基板３０の上にチャネル層３１と活性層としてのキャッ
プ層３２とをエピタキシャル成長により順次堆積した後
に、素子間分離膜形成用レジストパターン３３をフォト
リソグラフィーによりキャップ層１２の上に形成し、そ
の後、ボロンを注入して素子間分離膜３４を形成する。

【０１０７】次に、図２２（ｂ）及び図２２（ｃ）に示
すように、素子間分離膜形成用レジストパターン３３を
除去した後、キャップ層３２の上に全面にわたって第１
のレジスト膜３５を塗布し、その後、フォトリソグラフ
ィーにより第１のレジスト膜３５のゲート電極形成領域
に０．５μｍの開口幅を有する第１の開口部３５ａを形
成した後、アルミニウムからなる金属膜３６を第１のレ
ジスト膜３５の上並びに第１の開口部３５ａの壁面及び
底面に０．０５μｍの厚さに堆積する。

【０１０８】次に、図２３（ａ）及び図２３（ｂ）に示
すように、第１のレジスト膜３５をリフトオフして、底
部３６０ｂと底部３６０ｂの両側から立ち上がる両側部
３６０ａとからなるＵ字状の断面を有するＵ字状膜３６
０を形成した後、絶縁膜となるシリコン窒化膜３７をＵ
字状膜３６０を含むキャップ層３２の上に全面にわたっ
て５００ｎｍの厚さに堆積する。

【０１０９】次に、図２３（ｃ）及び図２４（ａ）に示
すように、例えばＲＩＥによりＣＦ₄ を用いてシリコン
窒化膜３７に対してエッチングを行なってＵ字状膜３６
０の両側部３６０ａの上端部を露出させる。その後、Ｕ
字状膜３６０の両側部３６０ａの上端部を含むシリコン
窒化膜３７の上に全面にわたってソース・ドレイン形成
用レジスト膜３８を塗布し、フォトリソグラフィーによ
りソース・ドレイン形成用レジスト３８膜にソース・ド
レイン電極形成領域を開口したレジストパターンを形成
する。

【０１１０】次に、図２４（ｂ）及び図２４（ｃ）に示
すように、シリコン窒化膜３７に対してＲＩＥによる異
方的エッチングを行なってソース・ドレイン電極領域の
シリコン窒化膜３７を除去した後、オーミック電極形成
膜３９をソース・ドレイン電極形成領域に、電極の材料
としてＮｉ、ＡｕＧｅ、Ｎｉ及びＡｕを順に用いて、そ
れぞれ５ｎｍ、１３０ｎｍ、４０ｎｍ及び１００ｎｍの
厚さに蒸着する。

【０１１１】次に、図２５（ａ）及び図２５（ｂ）に示
すように、ソース・ドレイン形成用レジスト膜３８をリ
フトオフして、ソース電極３９Ａ及びドレイン電極３９
Ｂを形成する。その後、シリコン窒化膜３７、ソース電
極３９Ａ、ドレイン電極３９Ｂ及びゲート電極形成領域
の上に全面にわたって第２のレジスト膜４０を塗布し、
ソース電極３９Ａ側のＵ字状膜３６０の一方の側部３６
０ａの上端部がほぼ中心に位置する第２の開口部４０ａ
を第２のレジスト膜４０に形成した後、ＨＣlを用いて
Ｕ字状膜３６０に対してウェットエッチングを行なっ
て、断面Ｕ字状の空間部３７ａを形成する。

【０１１２】次に、図２５（ｃ）及び図２６（ａ）に示
すように、空間部３７ａに臨むキャップ層３２に対して
リセスエッチングを行なってリセス部３２ａを形成した
後、第２の開口部４０ａを含む第２のレジスト膜４０の
全面に、電極の材料としてＴｉ、Ｐｔ及びＡｕを順に用
いて、それぞれ５０ｎｍ、５０ｎｍ及び３００ｎｍの厚
さにゲート電極形成膜４１を蒸着する。

【０１１３】次に、図２６（ｂ）に示すように、第２の
レジスト膜４０をリフトオフして、頂部４２ａと脚部４
２ｂとからなるＴ型ゲート電極膜４２を形成する。

【０１１４】なお、Ｕ字状膜３６０としてアルミニウム
を用いたがチタンを用いることも可能である。また、絶
縁膜としてシリコン窒化膜３７を用いたがシリコン酸化
膜を用いてもよい。

【０１１５】本実施形態の特徴として、Ｕ字状膜３６０
の膜厚によってゲート長が決定されるため、Ｕ字状膜３
６０の膜厚を薄くすることにより、紫外線露光法では困
難であった０．１μｍのゲート長を有するゲート電極が
形成できる。また、オフセットリセスは、Ｕ字状膜３６
０のソース電極３９Ａ側の側部３６０ａに対してウェッ
トエッチングを行なって除去する際に自ずと行なえると
共にウェットエッチング後すぐにＴ型ゲート電極４２を
形成するため、チャネル層３１の活性層に対して損傷を
与えることがない。

【０１１６】また、キャップ層３２に対しリセスエッチ
ングを行なってリセス部３２ａを形成する際に、リセス
部３２ａはソース電極３９Ａ側よりもドレイン電極３９
Ｂ側に広く形成されるので、Ｔ型ゲート電極４２の脚部
４２ｂとドレイン電極３９Ｂ側のキャップ層３２との容
量は確実に減少する。

【０１１７】さらに、図２６（ａ）に示すようにＴ型ゲ
ート電極４２の脚部３６０ｂをソース電極３９Ａ側とド
レイン電極３９Ｂ側のシリコン窒化膜３７とが支えるた
め、Ｔ型ゲート電極４２は倒れにくくなると共に、図２
６（ｂ）に示すようにドレイン電極３９ＢとＴ型ゲート
電極４２とはＵ字状膜３６０が除去された後のドレイン
電極３９Ｂ側の側部３６０ａが空間部となるため、絶縁
膜が直接に介在しないので、ゲート・ドレイン間容量は
減少することになり高周波領域特性が優れる。

【０１１８】以下、本発明の第６の実施形態を図面を参
照しながら説明する。

【０１１９】図２７〜図３１は本発明の第６の実施形態
に係る電界効果トランジスタの製造方法を示す工程順断
面図である。本実施形態は、第５の実施形態において説
明し方法と同一の構成を採りデュアルゲート電極を有す
る電界効果トランジスタの製造方法を示すものである。

【０１２０】まず、図２７（ａ）に示すように、半導体
基板３０の上にチャネル層３１と活性層としてのキャッ
プ層３２とをエピタキシャル成長により順次堆積した後
に、素子間分離膜形成用レジストパターン３３をフォト
リソグラフィーによりキャップ層１２の上に形成し、そ
の後、ボロンを注入して素子間分離膜３４を形成する。

【０１２１】次に、図２７（ｂ）及び図２７（ｃ）に示
すように、素子間分離膜形成用レジストパターン３３を
除去した後、キャップ層３２の上に全面にわたって第１
のレジスト膜３５を塗布し、その後、フォトリソグラフ
ィーにより第１のレジスト膜３５の２つのゲート電極形
成領域に０．５μｍの開口幅を有する第１の開口部３５
ａをそれぞれ形成した後、アルミニウムからなる金属膜
３６を第１のレジスト膜３５の上並びに各第１の開口部
３５ａの壁面及び底面に０．０５μｍの厚さにそれぞれ
堆積する。

【０１２２】次に、図２８（ａ）及び図２８（ｂ）に示
すように、第１のレジスト膜３５をリフトオフして、底
部３６１ｂと底部３６１ｂの両側から立ち上がる両側部
３６１ａとからなるＵ字状の断面を有する第１のＵ字状
膜３６１及び底部３６２ｂと底部３６２ｂの両側から立
ち上がる両側部３６２ａとからなる同じくＵ字状の断面
を有する第２のＵ字状膜３６２をそれぞれ形成した後、
絶縁膜となるシリコン窒化膜３７を第１及び第２のＵ字
状膜３６１及び３６２を含むキャップ層３２の上に全面
にわたって５００ｎｍの厚さに堆積する。

【０１２３】次に、図２８（ｃ）及び図２９（ａ）に示
すように、例えばＲＩＥによりＣＦ₄ を用いてシリコン
窒化膜３７に対してエッチングを行なって第１及び第２
のＵ字状膜３６１及び３６２の各両側部３６１ａ及び３
６２の各上端部をそれぞれ露出させる。その後、第１及
び第２のＵ字状膜３６１及び３６２の各両側部３６１ａ
及び３６２ａの各上端部を含むシリコン窒化膜３７の上
に全面にわたってソース・ドレイン形成用レジスト膜３
８を塗布した後、フォトリソグラフィーによりソース・
ドレイン形成用レジスト膜３８に対して半導体基板３０
のほぼ中央部にドレイン電極形成領域と半導体基板３０
の両端部にソース電極形成領域とを開口したレジストパ
ターンを形成する。

【０１２４】次に、図２９（ｂ）及び図２９（ｃ）に示
すように、シリコン窒化膜３７に対してＲＩＥによる異
方的エッチングを行なってソース・ドレイン電極形成領
域のシリコン窒化膜３７をそれぞれ除去した後、オーミ
ック電極形成膜３９をソース・ドレイン電極形成領域
に、電極の材料としてＮｉ、ＡｕＧｅ、Ｎｉ及びＡｕを
順に用いて、それぞれ５ｎｍ、１３０ｎｍ、４０ｎｍ及
び１００ｎｍの厚さに蒸着する。

【０１２５】次に、図３０（ａ）及び図３０（ｂ）に示
すように、ソース・ドレイン形成用レジスト膜３８をリ
フトオフして、２つのソース電極３９Ａ及びドレイン電
極３９Ｂを形成する。その後、シリコン窒化膜３７、ソ
ース電極３９Ａ、ドレイン電極３９Ｂ及びゲート電極形
成領域の上に全面にわたって第２のレジスト膜４０を塗
布し、各ソース電極３９Ａ側の第１及び第２のＵ字状膜
３６１及び３６２の一方の側部３６１ａ及び３６２ａの
上端部がほぼ中心にそれぞれ位置する第２の開口部４０
ａを第２のレジスト膜４０にそれぞれ形成した後、ＨＣ
Ｌを用いて第１及び第２のＵ字状膜３６１及び３６２に
対してウェットエッチングを行なって断面Ｕ字状の空間
部３７ａをそれぞれ形成する。

【０１２６】次に、図３０（ｃ）及び図３１（ａ）に示
すように、各空間部３７ａに臨むキャップ層３２に対し
てそれぞれリセスエッチングを行なって第１のリセス部
３２ｂ及び第２のリセス部３２ｃを形成した後、第２の
開口部４０ａを含む第２のレジスト膜４０の全面に、電
極の材料としてＴｉ、Ｐｔ及びＡｕを順に用いて、それ
ぞれ５０ｎｍ、５０ｎｍ及び３００ｎｍの厚さにゲート
電極形成膜４１を蒸着する。

【０１２７】次に、図３１（ｂ）に示すように、第２の
レジスト膜４０をリフトオフして、頂部４３ａと脚部４
３ｂとからなる第１のＴ型ゲート電極膜４３及び頂部４
４ａと脚部４４ｂとからなる第２のＴ型ゲート電極膜４
４をそれぞれ形成する。

【０１２８】なお、第１及び第２のＵ字状膜３６１及び
３６２としてアルミニウムを用いたがチタンを用いるこ
とも可能である。また、絶縁膜としてシリコン窒化膜３
７を用いたがシリコン酸化膜を用いてもよい。

【０１２９】本実施形態は、デュアルゲート電極を有す
る電界効果トランジスタであっても、第１及び第２のＵ
字状膜３６１及び３６２の膜厚を薄くすることにより、
０．１μｍのゲート長を有するゲート電極がそれぞれ形
成できること、チャネル層３１の各活性層に対して損傷
を与えることがないこと、並びに第１及び第２のＴ型ゲ
ート電極４３及び４４は倒れにくくなると共に各Ｔ型ゲ
ート電極４３及び４４をドレイン電極側から支えている
各シリコン窒化膜３７は、図３１（ｂ）に示すように各
Ｕ字状膜３６１及び３６２が除去された後のドレイン電
極３９Ｂ側の各側部３６１ａ及び３６２ａが空間部とな
るため、ドレイン電極３９Ｂと直接には接続されていな
いので、ゲート・ドレイン間容量は減少することの特徴
を有する。

【０１３０】以下、本発明の第７の実施形態を図面を参
照しながら説明する。

【０１３１】図３２〜３４は本発明の第７の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【０１３２】まず、図３２（ａ）に示すように、活性層
を有しＧａＡｓよりなるエピタキシャル半導体基板１０
１の上に、第１の絶縁膜としての第１のシリコン窒化膜
１０２を堆積した後、該第１のシリコン窒化膜１０２に
対して例えばＲＩＥによりＣＦ₄ を用いて異方性エッチ
ングを行なって０．５μｍの開口幅を有する第１の開口
部１０２ａを形成する。

【０１３３】次に、図３２（ｂ）に示すように、第１の
シリコン窒化膜１０２の上面並びに第１の開口部１０２
ａの壁面及び底面に第２の絶縁膜としてのシリコン酸化
膜１０４を１００ｎｍの厚さに堆積し、その後、第２の
シリコン窒化膜１０５を１００ｎｍの厚さに堆積する。

【０１３４】次に、図３２（ｃ）に示すように、ソース
・ドレイン電極形成領域にオーミック電極形成膜を電極
の材料として例えばＮｉ、ＡｕＧｅ、Ｎｉ及びＡｕを順
に用いて、それぞれ５ｎｍ、１３０ｎｍ、４０ｎｍ及び
１００ｎｍの厚さに蒸着して、ソース電極１０６及びド
レイン電極１０７を形成する。

【０１３５】次に、図３２（ｄ）に示すように、第２の
シリコン窒化膜１０５の上面並びに第１の開口部１０２
ａの壁面及び底面に、真空蒸着によってＡｕよりなる金
属膜１０８Ａを堆積する。

【０１３６】次に、図３３（ａ）及び図３３（ｂ）に示
すように、半導体基板上の全面にネガレジスト１０９を
スピンコートして平坦化した後に、ネガレジスト１０９
に対してエッチバックを行なって第１の開口部１０２ａ
にネガレジスト１０９を充填する。その後、イオンミリ
ング法を用いて金属膜１０８Ａに対してエッチングを行
なって、第１の開口部１０２ａ内に底部と該底部の両側
から立ち上がる両側部とからなるＵ字状の断面を有する
Ｕ字状膜１０８Ｂを形成する。

【０１３７】次に、図３３（ｃ）に示すように、ソース
電極１０６、ドレイン電極１０７及びゲート電極形成領
域の全面に極性がポジ型であるレジスト膜１１０を塗布
し、フォトリソグラフィーによりソース電極１０６側に
おけるシリコン酸化膜１０４の側面がほぼ中央に位置す
る第２の開口部１１０ａを有するレジストパターンを形
成する。

【０１３８】次に、図３３（ｄ）に示すように、ＲＩＥ
によりＣＦ₄ を用いて第２のシリコン窒化膜１０５に対
してエッチングを行ない、所定の溶液としてのＢＨＦ
（バッファードフッ酸）を用いてシリコン酸化膜１０４
に対してウェットエッチングを行ない、さらに、ＲＩＥ
によりＣＦ₄ を用いて第１のシリコン窒化膜１０２に対
してエッチングを行なう。この２度のＲＩＥにより、ネ
ガレジスト１０９もエッチングされるが、Ｕ字状膜１０
８Ｂがエッチング停止層となるため、その下に位置する
第２のシリコン窒化膜１０５及びシリコン酸化膜１０４
はエッチングされずに残る。

【０１３９】なお、第２のシリコン窒化膜は必須の構成
要素ではないが、レジスト膜１１０との密着性が高くな
るので、所望の形状が得やすくなる。

【０１４０】次に、図３４（ａ）に示すように、ＢＨＦ
を用いて再度シリコン酸化膜１０４に対してエッチング
を行なって、第２の開口部１１０ａに臨む、Ｕ字状膜１
０８Ｂのソース電極側の側方及び第２のシリコン窒化膜
１０５の下方に断面Ｌ字状の空間部１１１を形成する。

【０１４１】次に、図３４（ｂ）に示すように、Ｌ字状
の空間部１１１に臨む半導体基板１０１の上面部に対し
てリセスエッチングを行なって活性層に達するリセス部
１１２を形成した後、第２の開口部１１０ａを含むレジ
スト膜１１０の全面に、ゲート電極の材料としてＴｉ、
Ｐｔ及びＡｕからなるゲート電極形成膜を蒸着する。そ
の後、レジスト膜１１０をリフトオフして、頂部１１３
ａと脚部１１３ｂとからなるＴ型ゲート電極１１３を形
成し、ネガレジスト１０９を除去してＦＥＴが完成す
る。なお、Ｕ字状膜１０８ＢはＴ型ゲート電極１１３の
頂部１１３ａに接しているため、ゲート電極の一部とみ
なすことができる。

【０１４２】本実施形態の特徴として、第１の実施形態
と同様の効果が得られる上に、図３３（ｄ）に示したエ
ッチング工程において、ネガレジスト１０９がエッチン
グされたとしてもＵ字状膜１０８Ｂがエッチング停止層
となるため、プロセスの余裕度が大きくなるので、歩留
まりが向上する。

【０１４３】また、堆積する厚さでゲート長が決定する
第２の絶縁膜にシリコン酸化膜１０４を用いると共に、
そのエッチング液にフッ酸を含む溶液（ＢＨＦ）を用い
ているため、第１の絶縁膜としてのシリコン窒化膜１０
２とＡｕよりなるＵ字状膜１０８Ｂとに対してエッチン
グの選択性が向上する。

【０１４４】また、図３３（ｂ）に示したように、スピ
ンコート膜による平坦化と該スピンコート膜のエッチバ
ックとにより、容易且つ確実に第１の開口部１０２ａに
Ｕ字状膜１０８Ｂを残すことができる。

【０１４５】さらに、Ｕ字状膜１０８Ｂは、Ａｕを含む
合金よりなるため、フッ酸を含む溶液に対して耐エッチ
ング性が高くなると共に、低抵抗であるのでＴ型ゲート
電極１１３の頂部１１３ａと接続されることにより、該
Ｔ型ゲート電極１１３の抵抗が大きく低減する。

【０１４６】以下、本発明の第８の実施形態を図面を参
照しながら説明する。

【０１４７】図３５及び図３６は本発明の第８の実施形
態に係る電界効果トランジスタの製造方法を示す工程順
断面図である。

【０１４８】まず、図３５（ａ）に示すように、活性層
を有しＧａＡｓよりなるエピタキシャル半導体基板１２
１の上に、絶縁膜としてのシリコン窒化膜１２２を堆積
した後、該シリコン窒化膜１２２に対して例えばＲＩＥ
によりＣＦ₄ を用いて異方性エッチングを行なって０．
５μｍの開口幅を有する第１の開口部１２２ａを形成す
る。

【０１４９】次に、図３５（ｂ）に示すように、ソース
・ドレイン電極形成領域にオーミック電極形成膜を電極
の材料として例えばＮｉ、ＡｕＧｅ、Ｎｉ及びＡｕを順
に用いて、それぞれ５ｎｍ、１３０ｎｍ、４０ｎｍ及び
１００ｎｍの厚さに蒸着して、ソース電極１２３及びド
レイン電極１２４をそれぞれ形成する。その後、第１の
開口部１２２ａに臨む半導体基板１２１の上面部に対し
て湿式のリセスエッチングを行なって活性層に達するリ
セス部１２１ａを形成する。

【０１５０】次に、図３５（ｃ）に示すように、絶縁膜
としてのシリコン窒化膜１２２の第１の開口部１２２ａ
の壁面並びにリセス部１２１ａの側面及び底面に、スパ
ッタ法によりＷＳｉよりなる金属膜１２５Ａを堆積した
後、半導体基板１２１に対して４５０℃の温度で１０分
間の熱処理を行なって、リセス部１２１ａにおける活性
層の損傷を回復させる。

【０１５１】次に、図３５（ｄ）に示すように、ＲＩＥ
によりＳＦ₆ を用いて金属膜１２５Ａに対して異方性エ
ッチングを行なって、シリコン窒化膜１２２の第１の開
口部１２２ａのソース電極側の壁面に接し且つリセス部
１２１ａの底面から立ち上がる側壁１２５Ｂを形成す
る。側壁１２５Ｂをそのままゲート電極とすることも可
能であるが、以下に示すように該側壁１２５ＢをＴ型ゲ
ート電極の脚部とすることも可能である。

【０１５２】図３６（ａ）に示すように、第１の開口部
１２２ａを含む半導体基板１２１上の全面にＳＯＧ膜１
２６を塗布した後、ＳＯＧ膜１２６に対してエッチバッ
クを行なって第１の開口部１２２ａをＳＯＧで充填す
る。

【０１５３】次に、図３６（ｂ）に示すように、ソース
電極１２３、ドレイン電極１２４及びゲート電極形成領
域の全面に極性がポジ型であるレジスト膜１２７を塗布
し、フォトリソグラフィーによりソース電極１２３側に
おける側壁１２５Ｂがほぼ中央に位置する第２の開口部
１２７ａを有するレジストパターンを形成する。

【０１５４】次に、図３６（ｃ）に示すように、第２の
開口部１２７ａを含むレジスト膜１２７の全面に、ゲー
ト電極の材料として低抵抗のＡｕよりなるゲート電極形
成膜を蒸着した後、レジスト膜１２７をリフトオフし
て、Ａｕよりなる頂部１２８と側壁１２５Ｂよりなる脚
部とから構成されるＴ型ゲート電極１２９を形成してＦ
ＥＴが完成する。

【０１５５】本実施形態の特徴として、絶縁膜であるシ
リコン窒化膜１２２のゲート電極形成領域に設けられた
第１の開口部１１２ａのソース電極側の壁面に堆積した
ＷＳｉよりなる側壁１２５Ｂをゲート電極とするため、
該側壁１２５Ｂの厚さを調整することにより容易に且つ
確実にオフセットリセス構造のゲート電極の短ゲート化
を図ることができる。

【０１５６】また、側壁１２５Ｂは高融点金属であるＷ
Ｓｉを用いているため、ＲＩＥによって容易に加工する
ことができる。

【０１５７】また、側壁１２５Ｂよりなる脚部と低抵抗
のＡｕよりなる頂部１２８とからなるＴ型ゲート電極１
２９を形成するため、ゲート抵抗を低減することができ
る。

【０１５８】さらに、金属膜１２５Ａを堆積した後、半
導体基板１２１に対してアニーリング（熱処理）を行な
うことにより、リセス部１２１ａにおける活性層の損傷
が回復するため、デバイス特性も劣化することがない。

【０１５９】以下、本発明の第９の実施形態を図面を参
照しながら説明する。

【０１６０】図３７〜図３９は本発明の第９の実施形態
に係る電界効果トランジスタの製造方法を示す工程順断
面図である。

【０１６１】まず、図３７（ａ）に示すように、活性層
を有しＧａＡｓよりなるエピタキシャル半導体基板１４
１の上に、絶縁膜としての第１のシリコン窒化膜１４２
を堆積した後、該第１のシリコン窒化膜１４２に対して
例えばＲＩＥによりＣＦ₄ を用いて異方性エッチングを
行なって０．５μｍの開口幅を有する第１の開口部１４
２ａを形成する。

【０１６２】次に、図３７（ｂ）及び図３７（ｃ）に示
すように、第１の開口部１４２ａに臨む半導体基板１４
１の上面部に対して湿式又は乾式のリセスエッチングを
行なって活性層に達するリセス部１４１ａを形成した
後、ＣＶＤ法により第１のシリコン窒化膜１４２の第１
の開口部１４２ａの壁面並びにリセス部１４１ａの側面
及び底面に第２のシリコン窒化膜１４３Ａを堆積する。

【０１６３】次に、図３７（ｄ）に示すように、ＲＩＥ
によりＣＦ₄ を用いて第２のシリコン窒化膜１４３Ａに
対して異方性エッチングを行なって、第１のシリコン窒
化膜１４２の第１の開口部１４２ａのソース電極側の壁
面及び該壁面に連なるリセス部１４１ａの側面に接し且
つリセス部１４１ａの底面から立ち上がる第１の側壁１
４３Ｂを形成する。その後、ソース・ドレイン電極形成
領域にオーミック電極形成膜を電極の材料として例えば
Ｎｉ、ＡｕＧｅ、Ｎｉ及びＡｕを順に用いて、それぞれ
５ｎｍ、１３０ｎｍ、４０ｎｍ及び１００ｎｍの厚さに
蒸着して、ソース電極１４４及びドレイン電極１４５を
それぞれ形成する。

【０１６４】次に、図３８（ａ）に示すように、第１の
開口部１４２ａの壁面並びにリセス部１４１ａの側面及
び底面に、スパッタ法によりＷＳｉよりなる金属膜１４
６Ａを堆積した後、半導体基板１４１に対して４５０℃
の温度で１０分間の熱処理を行なって、リセス部１４１
ａにおける活性層の損傷を回復させる。

【０１６５】次に、図３８（ｂ）に示すように、ＲＩＥ
によりＳＦ₆ を用いて金属膜１４６Ａに対して異方性エ
ッチングを行なって、第１の開口部１４２ａのソース電
極側の第１の側壁１４３Ｂに接し且つリセス部１４１ａ
の底面から立ち上がる第２の側壁１４６Ｂを形成する。

【０１６６】次に、図３８（ｃ）に示すように、第１の
開口部１４２ａを含む半導体基板１２１上の全面にＳＯ
Ｇ膜１４７を塗布した後、該ＳＯＧ膜１４７に対してエ
ッチバックを行なって第１の開口部１４２ａをＳＯＧで
充填する。

【０１６７】次に、図３８（ｄ）に示すように、ソース
電極１４４、ドレイン電極１４５及びゲート電極形成領
域の全面に極性がポジ型であるレジスト膜１４８を塗布
し、フォトリソグラフィーによりソース電極１４４側に
おける第２の側壁１４６Ｂがほぼ中央に位置する第２の
開口部１４８ａを有するレジストパターンを形成する。

【０１６８】次に、図３９に示すように、第２の開口部
１４８ａを含むレジスト膜１４８の全面に、ゲート電極
の材料としてＡｕよりなるゲート電極形成膜を蒸着した
後、レジスト膜１４８をリフトオフして、Ａｕよりなる
頂部１４９と第２の側壁１４６Ｂよりなる脚部とから構
成されるＴ型ゲート電極１５０を形成してＦＥＴが完成
する。

【０１６９】このように、本実施形態によると、第８の
実施形態の効果が得られる上に、Ｔ型ゲート電極１５０
の脚部におけるソース電極側の下部側面は、該下部側面
とリセス部１４１ａのソース電極側の側面との間に第１
の側壁１４３Ｂが介在しているため、Ｔ型ゲート電極１
５０の脚部は該脚部の底面のみが確実に活性層に接触す
るので、ゲートリーク電流が増加することを抑止でき
る。これにより、良好な電気的特性を有するＦＥＴを得
ることができる。

【０１７０】以下、本発明の第１０の実施形態を図面を
参照しながら説明する。

【０１７１】図４０は本発明の第１０の実施形態に係る
半導体装置の断面図であり、第１の実施形態に係る電界
効果トランジスタの製造方法を用いて得られた半導体装
置である。

【０１７２】図４０において、半導体基板５０の上に低
不純物濃度のチャネル層５１とチャネル層５１の上に高
不純物濃度のキャップ層５２とが形成されており、素子
間分離膜５３により個々のトランジスタ等の素子が分離
されている。ソース電極５４Ａ及びドレイン電極５４Ｂ
はキャップ層５２の上に形成されており、頂部５５ａと
脚部５５ｂとからなるＴ型ゲート電極５５はチャネル層
５１の上に、Ｔ型ゲート電極５５の頂部５５ａのソース
電極５４Ａ側の側端部が絶縁膜となるシリコン窒化膜５
６の上に位置すると共に、Ｔ型ゲート電極５５の脚部５
５ｂのドレイン電極５４Ｂ側の側面とキャップ層５２と
の間に空間部５２ｂが介在している。シリコン酸化膜５
７の膜厚によりＴ型ゲート電極５５のゲート長が決定さ
れる。

【０１７３】本実施形態の特徴として、シリコン窒化膜
５６の側面に形成されていたシリコン酸化膜５７の膜厚
によってゲート長が決定されるため、紫外線露光法では
困難であった０．１μｍのゲート長を有するゲート電極
が形成されている。また、ソース電極５４Ａ側のキャッ
プ層５２の側面とＴ型ゲート電極５５の脚部とからなる
第１の空間部５２ａよりも、ドレイン電極５４Ｂ側のキ
ャップ層５２の側面とＴ型ゲート電極５５の脚部とから
なる第２の空間部５２ｂのほうが大きくなるように形成
されているため、Ｔ型ゲート電極５５の脚部とドレイン
電極５４Ｂ側のキャップ層５２との間の容量は確実に減
少する。

【０１７４】さらに、Ｔ型ゲート電極５５をソース電極
５４Ａ側のシリコン窒化膜５６が支えるため、Ｔ型ゲー
ト電極５５は倒れにくくなると共に、ドレイン電極５４
ＢとＴ型ゲート電極５５とは絶縁膜が介在しないため、
ゲート・ドレイン間容量は極小となるので、高周波領域
特性が優れる。

【０１７５】以下、本発明の第１１の実施形態を図面を
参照しながら説明する。

【０１７６】図４１は本発明の第１１の実施形態に係る
半導体装置の断面図であり、第４の実施形態に係る電界
効果トランジスタの製造方法を用いて得られた半導体装
置である。

【０１７７】図４１において、半導体基板５０の上に低
不純物濃度のチャネル層５１とチャネル層５１の上に高
不純物濃度のキャップ層５２とが形成されており、素子
間分離膜５３により個々のトランジスタ等の素子が分離
されている。２つのソース電極５４Ａ及びドレイン電極
５４Ｂはキャップ層５２の上に形成されており、頂部６
０ａと脚部６０ｂとからなる第１のＴ型ゲート電極６０
及び頂部６１ａと脚部６１ｂとからなる第２のＴ型ゲー
ト電極６１はチャネル層５１の上に、各頂部６１ａ及び
６２ａのソース電極５４Ａ側の各側端部が絶縁膜となる
シリコン窒化膜５６の上にそれぞれ位置すると共に、各
脚部６１ｂ及び６２ｂのドレイン電極５４Ｂ側の各側面
とキャップ層５２との間に各空間部５２ｂがそれぞれ介
在している。

【０１７８】本実施形態の特徴として、デュアルゲート
電極を有する半導体装置であっても、シリコン窒化膜５
６の側面に形成されていたシリコン酸化膜５７の膜厚に
よってゲート長がそれぞれ決定されるため、紫外線露光
法では困難であった０．１μｍのゲート長を有するゲー
ト電極が形成される。また、ソース電極５４Ａ側のキャ
ップ層５２の各側面と第１及び第２のＴ型ゲート電極６
０及び６１の各脚部６０ｂ及び６１ｂとからなる各第１
の空間部５２ａよりも、ドレイン電極５４Ｂ側のキャッ
プ層５２の各側面と第１及び第２のＴ型ゲート電極６０
及び６１の各脚部６０ｂ及び６１ｂとからなる第２の空
間部５２ｂのほうがそれぞれ大きくなるように形成され
ているため、第１及び第２のＴ型ゲート電極６０及び６
１の各脚部６０ｂ及び６１ｂとドレイン電極５４Ｂ側の
各キャップ層５２との間のそれぞれの容量は確実に減少
する。

【０１７９】さらに、第１及び第２のＴ型ゲート電極６
０及び６１の各頂部６０ａ及び６１ａがソース電極５４
Ａ側の各シリコン窒化膜５６によりそれぞれ支えられて
いるため、第１及び第２のＴ型ゲート電極６０及び６１
は倒れにくくなると共に、ドレイン電極５４Ｂと第１及
び第２のＴ型ゲート電極６０及び６１とは絶縁膜がそれ
ぞれ介在しないため、ゲート・ドレイン間容量は極小と
なるので、高周波領域特性が優れる。

【０１８０】なお、本発明に係る各実施形態において
は、半導体基板の上にエピタキシャル成長によってチャ
ネル層となる活性層を形成したが、イオン注入により半
導体基板内に活性層を形成してもよい。

【０１８１】

【発明の効果】請求項１の発明に係る電界効果トランジ
スタの製造方法によると、Ｔ型のゲート電極の頂部は支
えられているため、Ｔ型のゲート電極の強度が保たれて
いるので、歩留まりが向上する。また、Ｔ型のゲート電
極の脚部とドレイン電極との間は空間部となり絶縁膜が
介在していないため，ゲート・ドレイン間容量は減少す
ると共に短ゲート長にも関わらずＴ型のゲート電極の頂
部を大きく形成しているため、抵抗値が下がるので、高
周波領域における動作特性が優れる。また、チャネルと
なる活性層に損傷を与えることがないため、トランジス
タの特性劣化が生じない。

【０１８２】請求項２の発明に係る電界効果トランジス
タの製造方法によると、第２のレジストパターンをリフ
トオフすると共にゲート電極に対するドレイン電極側の
レジスト膜を除去することにより、確実に所望のゲート
電極が形成できる。

【０１８３】請求項３の発明に係る電界効果トランジス
タの製造方法によると、２つのＴ型のゲート電極の頂部
はそれぞれ支えられているため、Ｔ型の各ゲート電極の
強度が保たれているので、歩留まりが向上する。また、
Ｔ型のゲート電極の各脚部とドレイン電極との間はそれ
ぞれ空間部となり絶縁膜が介在しないため，ゲート・ド
レイン間容量はそれぞれ減少すると共に短ゲート長にも
関わらずＴ型の各ゲート電極の頂部を大きく形成してい
るため、抵抗値が下がるので、高周波領域における各動
作特性が優れている。また、各チャネルとなる活性層に
損傷を与えることがないため、トランジスタの特性劣化
が生じない。

【０１８４】請求項４の発明に係る電界効果トランジス
タの製造方法によると、第２のレジストパターンをリフ
トオフすると共に各ゲート電極に対するドレイン電極側
の各レジスト膜を除去することにより、確実に所望の各
ゲート電極が形成できる。

【０１８５】請求項５〜７の発明に係る電界効果トラン
ジスタの製造方法によると、レジストに接する断面Ｌ字
状の空間部が確実に形成できるため、Ｔ型のゲート電極
を所望のゲート長に形成できる。

【０１８６】請求項８の発明に係る電界効果トランジス
タの製造方法によると、Ｔ型のゲート電極の頂部は支え
られているため、Ｔ型のゲート電極の強度が保たれてい
るので、歩留まりが向上する。また、Ｔ型のゲート電極
とドレイン電極との間には空間部があり、絶縁膜により
接続されていないため，ゲート・ドレイン間容量は減少
すると共に短ゲート長にも関わらずＴ型のゲート電極の
頂部を大きく形成しているため、抵抗値が下がるので、
高周波領域における動作特性が優れている。また、チャ
ネルとなる活性層に損傷を与えることがないため、トラ
ンジスタの特性劣化が生じない。

【０１８７】請求項９の発明に係る電界効果トランジス
タの製造方法によると、第２のレジストパターンをリフ
トオフすることにより、確実に所望のゲート電極が形成
できる。

【０１８８】請求項１０の発明に係る電界効果トランジ
スタの製造方法によると、２つのＴ型のゲート電極の頂
部はそれぞれ支えられているため、Ｔ型の各ゲート電極
の強度が保たれているので、歩留まりが向上する。ま
た、Ｔ型の各ゲート電極の脚部とドレイン電極との間に
はそれぞれ空間部があり、絶縁膜により接続されていな
いため，ゲート・ドレイン間容量はそれぞれ減少すると
共に短ゲート長にも関わらずＴ型の各ゲート電極の頂部
を大きく形成しているため、抵抗値が下がるので、高周
波領域における各動作特性が優れている。また、各チャ
ネルとなる活性層に損傷を与えることがないため、トラ
ンジスタの特性劣化が生じない。

【０１８９】請求項１１の発明に係る電界効果トランジ
スタの製造方法によると、第２のレジストパターンをリ
フトオフすることにより、確実に所望の各ゲート電極が
形成できる。

【０１９０】請求項１２の発明に係る電界効果トランジ
スタの製造方法によると、所望のＵ字状膜が形成できる
と共に絶縁膜と接する断面Ｕ字状の空間部が確実に形成
できるため、Ｔ型のゲート電極を所望のゲート長に形成
できる。

【０１９１】請求項１３の発明に係る電界効果トランジ
スタの製造方法によると、Ｕ字状膜が除去された後の断
面Ｕ字状の空間部が確実に形成できるため、Ｔ型のゲー
ト電極を所望のゲート長に形成できる。

【０１９２】請求項１４の発明に係る電界効果トランジ
スタの製造方法によると、請求項１の発明に係る電界効
果トランジスタの製造方法の効果が得られる上に、所定
の溶液に対して耐エッチング性が高い金属膜がエッチン
グ停止層となるため、プロセスの余裕度が向上するの
で、Ｔ型のゲート電極の脚部を確実に形成することがで
きる。これにより、歩留まりをさらに向上させることが
できる。

【０１９３】また、Ｔ型のゲート電極の頂部のドレイン
電極側の側端部を金属膜に接続させるため、該ゲート電
極の導電性を有する頂部はさらに大きくなるので、ゲー
ト抵抗が一層低減することになり、これにより、デバイ
スの高周波特性をさらに向上させることができる。

【０１９４】請求項１５の発明に係る電界効果トランジ
スタの製造方法によると、請求項１４の発明に係る電界
効果トランジスタの製造方法の効果が得られる上に、第
２の絶縁膜にシリコン酸化膜を用い、所定の溶液として
フッ酸を含む溶液を用いているため、第１の絶縁膜及び
金属膜に対して良好な選択性を確実に得ることができ
る。

【０１９５】請求項１６の発明に係る電界効果トランジ
スタの製造方法によると、請求項１４又は１５の発明に
係る電界効果トランジスタの製造方法の効果が得られる
上に、第２の絶縁膜の上における第１の絶縁膜の開口部
に確実に金属膜を充填することができる。

【０１９６】請求項１７の発明に係る電界効果トランジ
スタの製造方法によると、請求項１４〜１６の発明に係
る電界効果トランジスタの製造方法の効果が得られる上
に、金属膜が金を含む材料よりなるため、フッ酸を含む
溶液に対して耐エッチング性がきわめて高いので、ゲー
ト電極を確実に形成することができる。

【０１９７】また、金を含む材料は低抵抗であるため、
ゲート抵抗を確実に低減させることができる。

【０１９８】請求項１８の発明に係る電界効果トランジ
スタの製造方法によると、ゲート電極の形成が容易とな
るため、製造プロセスを簡略化することができると共
に、歩留まりが向上する。

【０１９９】また、熱処理を行なってリセス部における
活性層の損傷を回復させるため、トランジスタの特性が
劣化することがない。

【０２００】請求項１９の発明に係る電界効果トランジ
スタの製造方法によると、請求項１８の発明に係る電界
効果トランジスタの製造方法の効果が得られる上に、低
抵抗の金属膜を頂部とし絶縁膜よりなる側壁を該頂部か
ら下方に延びる脚部とするＴ型のゲート電極を形成する
ため、ゲート抵抗を確実に低減させることができる。

【０２０１】請求項２０の発明に係る電界効果トランジ
スタの製造方法によると、請求項１８又は１９の発明に
係る電界効果トランジスタの製造方法の効果が得られる
上に、リセス部のソース電極側の側面に絶縁膜よりなる
側壁を形成するため、Ｔ型のゲート電極１４９の脚部は
該脚部の底面のみが確実に活性層に接触するので、ゲー
トリーク電流が増加することを抑止できる。これによ
り、トランジスタの電気的特性が良好となる。

【０２０２】請求項２１の発明に係る電界効果トランジ
スタの製造方法によると、請求項１８〜２０の発明に係
る電界効果トランジスタの製造方法の効果が得られる上
に、金属膜はタングステンを含む合金であるため、ＲＩ
Ｅ等により絶縁膜の開口部の側面に該金属膜を側壁とし
て容易に且つ確実に加工することができる。

【０２０３】請求項２２の発明に係る半導体装置による
と、Ｔ型のゲート電極の強度は保たれているため、歩留
まりが向上する。また、Ｔ型のゲート電極とドレイン電
極との間は絶縁膜が介在していないため，ゲート・ドレ
イン間容量は減少すると共に短ゲート長にも関わらずＴ
型のゲート電極の頂部は大きく形成されているため、抵
抗値が下がるので、高周波領域における動作特性が優れ
ている。また、チャネル層となる活性層に損傷が与えら
れていないため、活性層の特性劣化が生じない。

【０２０４】請求項２３の発明に係る半導体装置による
と、２つのＴ型のゲート電極の強度はそれぞれ保たれて
いるため、歩留まりが向上する。また、Ｔ型の各ゲート
電極とドレイン電極との間は絶縁膜がそれぞれ介在して
いないため，ゲート・ドレイン間容量はそれぞれ減少す
ると共に短ゲート長にも関わらずＴ型の各ゲート電極の
頂部は大きく形成されているため、各抵抗値が下がるの
で、高周波領域における各動作特性が優れている。ま
た、各チャネル層となる活性層に損傷が与えられていな
いため、各チャネル層の特性劣化が生じない。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る電界効果トランジスタの製造方法を示す工程順断面図
である。

【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る電界効果トランジスタの製造方法を示す工程順断面図
である。

【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る電界効果トランジスタの製造方法を示す工程順断面図
である。

【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る電界効果トランジスタの製造方法を示す工程順断面図
である。

【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る電界効果トランジスタの製造方法を示す工程順断面図
である。

【図６】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る電界効果トランジスタの製造方法を示す工程順断面図
である。

【図７】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る電界効果トランジスタの製造方法を示す工程順断面図
である。

【図８】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る電界効果トランジスタの製造方法を示す工程順断面図
である。

【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る電界効果トランジスタの製造方法を示す工程順断面図
である。

【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図１１】（ａ）〜（ｃ）は本発明の第３の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図１２】（ａ）〜（ｃ）は本発明の第３の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図１３】（ａ）〜（ｃ）は本発明の第３の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図１４】（ａ）〜（ｃ）は本発明の第３の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図１５】（ａ）〜（ｃ）は本発明の第３の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図１６】本発明の第３の実施形態に係る電界効果トラ
ンジスタの製造方法を示す工程順断面図である。

【図１７】（ａ）〜（ｃ）は本発明の第４の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図１８】（ａ）〜（ｃ）は本発明の第４の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図１９】（ａ）〜（ｃ）は本発明の第４の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図２０】（ａ）〜（ｃ）は本発明の第４の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図２１】（ａ）〜（ｃ）は本発明の第４の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図２２】（ａ）〜（ｃ）は本発明の第５の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図２３】（ａ）〜（ｃ）は本発明の第５の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図２４】（ａ）〜（ｃ）は本発明の第５の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図２５】（ａ）〜（ｃ）は本発明の第５の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図２６】（ａ）及び（ｂ）は本発明の第５の実施形態
に係る電界効果トランジスタの製造方法を示す工程順断
面図である。

【図２７】（ａ）〜（ｃ）は本発明の第６の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図２８】（ａ）〜（ｃ）は本発明の第６の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図２９】（ａ）〜（ｃ）は本発明の第６の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図３０】（ａ）〜（ｃ）は本発明の第６の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図３１】（ａ）及び（ｂ）は本発明の第６の実施形態
に係る電界効果トランジスタの製造方法を示す工程順断
面図である。

【図３２】（ａ）〜（ｄ）は本発明の第７の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図３３】（ａ）〜（ｄ）は本発明の第７の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図３４】（ａ）〜（ｃ）は本発明の第７の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図３５】（ａ）〜（ｄ）は本発明の第８の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図３６】（ａ）〜（ｃ）は本発明の第８の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図３７】（ａ）〜（ｄ）は本発明の第９の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図３８】（ａ）〜（ｄ）は本発明の第９の実施形態に
係る電界効果トランジスタの製造方法を示す工程順断面
図である。

【図３９】本発明の第９の実施形態に係る電界効果トラ
ンジスタの製造方法を示す工程順断面図である。

【図４０】本発明の第１０の実施形態に係る半導体装置
の断面図である。

【図４１】本発明の第１１の実施形態に係る半導体装置
の断面図である。

【図４２】（ａ）〜（ｄ）は従来の電子ビーム露光法を
用いた電界効果トランジスタの短ゲート電極形成方法を
示す工程順断面図である。

【図４３】（ａ）〜（ｆ）は従来の短ゲート電極を有す
る電界効果トランジスタの製造方法を示す工程順断面図
である。

【符号の説明】

１０ 半導体基板 １１ チャネル層 １２ キャップ層 １２ａ リセス部 １２ｂ 第１のリセス部 １２ｃ 第２のリセス部 １３ 素子間分離膜形成用レジストパターン １４ 素子間分離膜 １５ シリコン窒化膜（絶縁膜） １５ａ 第１の開口部 １６ ソース・ドレイン形成用レジスト膜 １７ オーミック電極形成膜 １７Ａ ソース電極 １７Ｂ ドレイン電極 １８ 第１のレジスト膜 １８ａ 開口部 １９ シリコン酸化膜（保護膜） １９ａ 空間部 １９ｂ 第１の空間部 １９ｃ 第２の空間部 ２０ 第２のレジスト膜 ２１ 第３のレジスト膜 ２１ａ 第２の開口部 ２２ ゲート電極形成膜 ２３ Ｔ型ゲート電極 ２３ａ 頂部 ２３ｂ 脚部 ２３１ 第１のＴ型ゲート電極 ２３１ａ 頂部 ２３１ｂ 脚部 ２３２ 第２のＴ型ゲート電極 ２３２ａ 頂部 ２３２ｂ 脚部 ２５ 第１のシリコン窒化膜 ２５ａ 第１の開口部 ２６ ソース・ドレイン形成用レジスト膜 ２７ オーミック電極形成膜 ２７Ａ ソース電極 ２７Ｂ ドレイン電極 ２８ 第２のシリコン窒化膜 ３０ 半導体基板 ３１ チャネル層 ３２ キャップ層 ３２ａ リセス部 ３２ｂ 第１のリセス部 ３２ｃ 第２のリセス部 ３３ 素子間分離膜形成用レジスト ３４ 素子間分離膜 ３５ 第１のレジスト ３５ａ 第１の開口部 ３６ 金属膜 ３６０ Ｕ字状膜 ３６０ａ 側部 ３６０ｂ 底部 ３６１ 第１のＵ字状膜 ３６１ａ 側部 ３６１ｂ 底部 ３６２ 第２のＵ字状膜 ３６２ａ 側部 ３６２ｂ 底部 ３７ シリコン窒化膜 ３７ａ 空間部 ３８ ソース・ドレイン形成用レジスト膜 ３９ オーミック電極形成膜 ３９Ａ ソース電極 ３９Ｂ ドレイン電極 ４０ 第２のレジスト膜 ４０ａ 第２の開口部 ４１ ゲート電極形成膜 ４２ Ｔ型ゲート電極 ４２ａ 頂部 ４２ｂ 脚部 ４３ 第１のＴ型ゲート電極 ４３ａ 頂部 ４３ｂ 脚部 ４４ 第２のＴ型ゲート電極 ４４ａ 頂部 ４４ｂ 脚部 ５０ 半導体基板 ５１ チャネル層 ５２ キャップ層 ５２ａ 第１の空間部 ５２ｂ 第２の空間部 ５３ 素子間分離膜 ５４Ａ ソース電極 ５４Ｂ ドレイン電極 ５５ Ｔ型ゲート電極 ５５ａ 頂部 ５５ｂ 脚部 ５６ シリコン窒化膜（絶縁膜） ５７ シリコン酸化膜 ６０ 第１のＴ型ゲート電極 ６０ａ 頂部 ６０ｂ 脚部 ６１ 第２のＴ型ゲート電極 ６１ａ 頂部 ６１ｂ 脚部 １０１ 半導体基板 １０２ 第１のシリコン窒化膜（第１の絶縁膜） １０２ａ 第１の開口部 １０４ シリコン酸化膜（第２の絶縁膜） １０５ 第２のシリコン酸化膜 １０６ ソース電極 １０７ ドレイン電極 １０８Ａ 金属膜 １０８Ｂ Ｕ字状膜 １０９ ネガレジスト １１０ レジスト膜 １１０ａ 第２の開口部 １１１ 空間部 １１２ リセス部 １１３ Ｔ型ゲート電極 １１３ａ 頂部 １１３ｂ 脚部 １２１ 半導体基板 １２２ シリコン窒化膜（絶縁膜） １２２ａ 第１の開口部 １２３ ソース電極 １２４ ドレイン電極 １２５Ａ 金属膜 １２５Ｂ 側壁 １２６ ＳＯＧ膜 １２７ レジスト膜 １２７ａ 第２の開口部 １２８ 頂部 １２９ Ｔ型ゲート電極 １４１ 半導体基板 １４２ 第１のシリコン窒化膜（絶縁膜） １４２ａ 第１の開口部 １４３Ａ 第２のシリコン窒化膜（絶縁膜） １４３Ｂ 第１の側壁 １４４ ソース電極 １４５ ドレイン電極 １４６Ａ 金属膜 １４６Ｂ 第２の側壁 １４７ ＳＯＧ膜 １４８ レジスト膜 １４８ａ 第２の開口部 １４９ 頂部 １５０ Ｔ型ゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/872 9447−4Ｍ Ｈ０１Ｌ 29/80 Ｗ 29/80 (72)発明者 松野 年伸 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (23)

【特許請求の範囲】
1. 【請求項１】 活性層を有する半導体基板の上に絶縁膜
   を堆積した後、該絶縁膜の上に、ゲート電極形成領域に
   開口部を有する第１のレジストパターンを形成する第１
   の工程と、 前記第１のレジストパターンをマスクとして前記絶縁膜
   に対してエッチングを行なって、前記絶縁膜に開口部を
   形成した後、前記第１のレジストパターンを除去する第
   ２の工程と、 前記絶縁膜の上並びに前記絶縁膜の開口部の壁面及び底
   面に保護膜を堆積する第３の工程と、 前記保護膜の上に表面が平坦化されたレジスト膜を塗布
   した後、該レジスト膜に対してエッチバックを行なう第
   ４の工程と、 エッチバックされた前記レジスト膜の上に該レジスト膜
   とは極性が異なり且つ前記絶縁膜の開口部のソース電極
   側の壁面を含む領域に開口部を有する第２のレジストパ
   ターンを形成する第５の工程と、 前記第２のレジストパターンをマスクとして前記保護膜
   に対してウェットエッチングを行なって、前記レジスト
   膜のソース電極側の側端部の側方及び下方にＬ字状の空
   間部を形成した後、前記半導体基板の上面部における前
   記空間部に臨む領域に対してリセスエッチングを行なっ
   て前記活性層にリセス部を形成する第６の工程と、 前記空間部及びリセス部に、頂部と該頂部から下方に延
   びる脚部とからなるＴ型のゲート電極を、前記頂部のソ
   ース電極側の側端部が前記絶縁膜上に位置すると共に、
   前記脚部のドレイン電極側の側面と前記リセス部のドレ
   イン電極側の側面及び保護膜との間に空間が介在するよ
   うに形成する第７の工程とを備えていることを特徴とす
   る電界効果トランジスタの製造方法。
2. 【請求項２】 前記第７の工程は、前記半導体基板の上
   に全面にわたって導電膜を堆積した後、前記第２のレジ
   ストパターンをリフトオフすると共に前記レジスト膜を
   除去することにより、前記導電膜よりなる前記ゲート電
   極を形成する工程を含むことを特徴とする請求項１に記
   載の電界効果トランジスタの製造方法。
3. 【請求項３】 活性層を有する半導体基板の上に絶縁膜
   を堆積した後、該絶縁膜の上に、第１のゲート電極形成
   領域及び第２のゲート電極形成領域にそれぞれ開口部を
   有する第１のレジストパターンを形成する第１の工程
   と、 前記第１のレジストパターンをマスクとして前記絶縁膜
   に対してエッチングを行なって、前記絶縁膜に第１の開
   口部及び第２の開口部を形成した後、前記第１のレジス
   トパターンを除去する第２の工程と、 前記絶縁膜の上並びに前記絶縁膜の第１及び第２の開口
   部の各壁面及び各底面に保護膜をそれぞれ堆積する第３
   の工程と、 前記保護膜の上に表面が平坦化されたレジスト膜を塗布
   した後、該レジスト膜に対してエッチバックを行なう第
   ４の工程と、 前記保護膜に対してウェットエッチングを行なって、前
   記レジスト膜におけるソース電極側の各側端部の側方及
   び下方にＬ字状の第１の空間部及び第２の空間部をそれ
   ぞれ形成する第５の工程と、 前記レジスト膜の上に該レジスト膜とは極性が異なり且
   つ前記絶縁膜の第１及び第２の開口部のソース電極側の
   各壁面を含む領域にそれぞれ開口部を有する第２のレジ
   ストパターンを形成する第６の工程と、 前記第２のレジストパターンをマスクとして前記半導体
   基板の上面部における前記第１の空間部及び第２の空間
   部に臨む各領域に対してリセスエッチングを行なって前
   記活性層に第１のリセス部及び第２のリセス部をそれぞ
   れ形成する第７の工程と、 前記第１の空間部及び第１のリセス部に、頂部と該頂部
   から下方に延びる脚部とからなるＴ型の第１のゲート電
   極を、また、前記第２の空間部及び第２のリセス部に、
   頂部と該頂部から下方に延びる脚部とからなるＴ型の第
   ２のゲート電極を、前記各頂部のソース電極側の各側端
   部が前記絶縁膜上にそれぞれ位置すると共に、前記各脚
   部のドレイン電極側の側面と前記各リセス部のドレイン
   電極側の側面及び保護膜との間にそれぞれ空間が介在す
   るように形成する第８の工程とを備えていることを特徴
   とする電界効果トランジスタの製造方法。
4. 【請求項４】 前記第８の工程は、前記半導体基板の上
   に全面にわたって導電膜を堆積した後、前記第２のレジ
   ストパターンをリフトオフすると共に前記レジスト膜を
   除去することにより、前記導電膜よりなる前記第１のゲ
   ート電極及び第２のゲート電極を形成する工程を含むこ
   とを特徴とする請求項３に記載の電界効果トランジスタ
   の製造方法。
5. 【請求項５】 前記保護膜はシリコン酸化膜であること
   を特徴とする請求項１〜４のいずれか１項に記載の電界
   効果トランジスタの製造方法。
6. 【請求項６】 前記保護膜は酸化しやすく、且つ、ウエ
   ットエッチングで除去できる金属膜であることを特徴と
   する請求項１〜４のいずれか１項に記載の電界効果トラ
   ンジスタの製造方法。
7. 【請求項７】 前記金属膜はアルミニウム又はチタンよ
   りなることを特徴とする請求項６に記載の電界効果トラ
   ンジスタの製造方法。
8. 【請求項８】 活性層を有する半導体基板の上に、ゲー
   ト電極形成領域に開口部を有する第１のレジストパター
   ンを形成する第１の工程と、 前記第１のレジストパターンの開口部内に底部と該底部
   の両側から立ち上がる両側部とからなるＵ字状の断面を
   有するＵ字状膜を形成する第２の工程と、 前記Ｕ字状膜の上に絶縁膜を堆積した後、該絶縁膜に対
   してエッチングを行なって、前記Ｕ字状膜の各側部の上
   端部を露出させる第３の工程と、 前記絶縁膜及びＵ字状膜の上に該Ｕ字状膜におけるソー
   ス電極側の側部を含む領域に開口部を有する第２のレジ
   ストパターンを形成する第４の工程と、 前記第２のレジストパターンをマスクとして前記Ｕ字状
   膜に対してウェットエッチングを行なって前記Ｕ字状膜
   を除去することによりＵ字状の空間部を形成した後、前
   記半導体基板の上面部における前記空間部に臨む領域に
   対してリセスエッチングを行なって前記活性層にリセス
   部を形成する第５の工程と、 前記空間部及びリセス部に、頂部と該頂部から下方に延
   びる脚部とからなるＴ型のゲート電極を、前記頂部のソ
   ース電極側の側端部及びドレイン電極側の側端部が前記
   絶縁膜上に位置すると共に、前記脚部のドレイン電極側
   の側面と前記リセス部のドレイン電極側の側面及び保護
   膜との間に空間が介在するように形成する第６の工程と
   を備えていることを特徴とする電界効果トランジスタの
   製造方法。
9. 【請求項９】 前記第６の工程は、前記半導体基板の上
   に全面にわたって導電膜を堆積した後、前記第２のレジ
   ストパターンをリフトオフすることにより、前記導電膜
   よりなる前記ゲート電極を形成する工程を含むことを特
   徴とする請求項８に記載の電界効果トランジスタの製造
   方法。
10. 【請求項１０】 活性層を有する半導体基板の上に、第
    １のゲート電極形成領域及び第２のゲート電極形成領域
    に各開口部を有する第１のレジストパターンを形成する
    第１の工程と、 前記第１のレジストパターンの各開口部内に底部と該底
    部の両側から立ち上がる両側部とからなるＵ字状の断面
    を有する第１のＵ字状膜及び第２のＵ字状膜をそれぞれ
    形成する第２の工程と、 前記第１及び第２のＵ字状膜の上に絶縁膜を堆積した
    後、該絶縁膜に対してエッチングを行なって、前記第１
    及び第２のＵ字状膜の各側部の上端部をそれぞれ露出さ
    せる第３の工程と、 前記絶縁膜、第１及び第２のＵ字状膜の上に各Ｕ字状膜
    におけるソース電極側の各側部を含む領域にそれぞれ開
    口部を有する第２のレジストパターンを形成する第４の
    工程と、 前記第２のレジストパターンをマスクとして前記第１及
    び第２のＵ字状膜に対してウェットエッチングを行なっ
    て前記第１及び第２のＵ字状膜を除去することによりＵ
    字状の第１の空間部及び第２の空間部をそれぞれ形成し
    た後、前記半導体基板の上面部における前記第１及び第
    ２の空間部に臨む各領域に対してリセスエッチングを行
    なって前記活性層に第１のリセス部及び第２のリセス部
    をそれぞれ形成する第５の工程と、 前記第１の空間部及び第１のリセス部に、頂部と該頂部
    から下方に延びる脚部とからなるＴ型の第１のゲート電
    極を、また、前記第２の空間部及び第２のリセス部に、
    頂部と該頂部から下方に延びる脚部とからなるＴ型の第
    ２のゲート電極を、前記各頂部のソース電極側の各側端
    部及びドレイン電極側の各側端部が前記絶縁膜上にそれ
    ぞれ位置すると共に、前記各脚部のドレイン電極側の側
    面と前記各リセス部のドレイン電極側の側面及び保護膜
    との間にそれぞれ空間が介在するように形成する第６の
    工程とを備えていることを特徴とする電界効果トランジ
    スタの製造方法。
11. 【請求項１１】 前記第６の工程は、前記半導体基板の
    上に全面にわたって導電膜を堆積した後、前記第２のレ
    ジストパターンをリフトオフすることにより、前記導電
    膜よりなる前記第１のゲート電極及び第２のゲート電極
    を形成する工程を含むことを特徴とする請求項１０に記
    載の電界効果トランジスタの製造方法。
12. 【請求項１２】 前記Ｕ字状膜はアルミニウム又はチタ
    ンよりなることを特徴とする請求項８〜１１のいずれか
    １項に記載の電界効果トランジスタの製造方法。
13. 【請求項１３】 前記絶縁膜はシリコン窒化膜又はシリ
    コン酸化膜であることを特徴とする請求項８〜１１のい
    ずれか１項に記載の電界効果トランジスタの製造方法。
14. 【請求項１４】 活性層を有する半導体基板の上に所定
    の溶液に対して耐エッチング性の高い第１の絶縁膜を堆
    積した後、該第１の絶縁膜におけるゲート電極形成領域
    に開口部を形成する第１の工程と、 前記第１の絶縁膜の上並びに前記第１の絶縁膜の開口部
    の壁面及び底面に前記所定の溶液に対して耐エッチング
    性の低い第２の絶縁膜を堆積する第２の工程と、 前記第２の絶縁膜における、前記第１の絶縁膜の開口部
    の壁面及び底面に前記所定の溶液に対して耐エッチング
    性の高い金属膜を堆積する第３の工程と、 前記第２の絶縁膜の上に、前記第１の絶縁膜の開口部の
    ソース電極側の壁面を含む領域に開口部を有するレジス
    トパターンを形成する第４の工程と、 前記レジストパターンをマスクとし、前記所定の溶液を
    用いて前記第２の絶縁膜及び前記第１の絶縁膜に対して
    ウェットエッチングを行なって、前記金属膜のソース電
    極側の側方及び下方にＬ字状の空間部を形成する第５の
    工程と、 前記半導体基板の上面部における前記空間部に臨む領域
    に対してリセスエッチングを行なって前記活性層にリセ
    ス部を形成する第６の工程と、 前記空間部及びリセス部に、頂部と該頂部から下方に延
    びる脚部とからなるＴ型のゲート電極を、前記頂部のド
    レイン電極側の側面が前記金属膜と接続し、且つ、前記
    頂部のソース電極側の側端部が前記第１の絶縁膜上に位
    置すると共に、前記脚部のドレイン電極側の側面と前記
    リセス部のドレイン電極側の側面との間に空間が介在す
    るように形成する第７の工程とを備えていることを特徴
    とする電界効果トランジスタの製造方法。
15. 【請求項１５】 前記第２の絶縁膜はシリコン酸化膜で
    あり、前記所定の溶液はフッ酸を含む溶液であることを
    特徴とする請求項１４に記載の電界効果トランジスタの
    製造方法。
16. 【請求項１６】 前記第３の工程は、 前記第２の絶縁膜の上並びに前記第２の開口部の壁面及
    び底面に前記金属膜を堆積する工程と、 前記金属膜の上にスピンコート膜を塗布して表面を平坦
    化した後、該スピンコート膜に対してエッチバックを行
    なうことにより、前記第２の絶縁膜の開口部に前記スピ
    ンコート膜を充填する工程と、 前記金属膜に対してエッチバックを行なう工程とを含む
    ことを特徴とする請求項１４又は１５に記載の電界効果
    トランジスタの製造方法。
17. 【請求項１７】 前記金属膜は金を含む材料よりなるこ
    とを特徴とする請求項１４〜1６のいずれか１項に記載
    の電界効果トランジスタの製造方法。
18. 【請求項１８】 活性層を有する半導体基板の上に絶縁
    膜を堆積した後、該絶縁膜におけるゲート電極形成領域
    に開口部を形成する第１の工程と、 前記絶縁膜をマスクとして、前記半導体基板の上面部に
    おける前記開口部に臨む領域に対してリセスエッチング
    を行なって前記活性層にリセス部を形成する第２の工程
    と、 前記絶縁膜の開口部の壁面並びに前記リセス部の側面及
    び底面に金属膜を堆積した後、前記半導体基板に熱処理
    を行なう第３の工程と、 前記金属膜に対してエッチバックを行なうことにより、
    前記絶縁膜の開口部のソース電極側の壁面に位置し且つ
    前記リセス部の底面から立ち上がる側壁からなるゲート
    電極を形成する第４の工程とを備えていることを特徴と
    する電界効果トランジスタの製造方法。
19. 【請求項１９】 前記第４の工程は、 前記絶縁膜の開口部のソース電極側の壁面を含む領域に
    開口部を有するレジストパターンを形成する工程と、 前記半導体基板の上に全面にわたって低抵抗の金属膜を
    堆積した後、前記レジストパターンをリフトオフするこ
    とにより、前記低抵抗の金属膜と前記側壁とからなるＴ
    型のゲート電極を形成する工程とを含むことを特徴とす
    る請求項１８に記載の電界効果トランジスタの製造方
    法。
20. 【請求項２０】 前記第２の工程と前記第３の工程との
    間に、前記絶縁膜の開口部の壁面及び前記リセス部の側
    面に絶縁膜よりなる側壁を形成する工程を備えているこ
    とを特徴とする請求項１８又は１９に記載の電界効果型
    トランジスタの製造方法。
21. 【請求項２１】 前記金属膜はタングステンを含む化合
    物よりなることを特徴とする請求項１８〜２０のいずれ
    か１項に記載の電界効果型トランジスタの製造方法。
22. 【請求項２２】 活性層を有する半導体基板の上にソー
    ス電極及びドレイン電極が形成され、前記半導体基板の
    上面部には前記活性層を露出させるリセス部が形成さ
    れ、前記活性層の上における前記リセス部に臨む領域
    に、頂部と該頂部から下方に延びる脚部とからなるＴ型
    のゲート電極が形成されており、 前記頂部のソース電極側の側端部が絶縁膜上に位置する
    と共に、前記脚部のドレイン電極側の側面と前記リセス
    部のドレイン電極側の側面との間に空間が介在している
    ことを特徴とする半導体装置。
23. 【請求項２３】 活性層を有する半導体基板の上にソー
    ス電極及びドレイン電極が形成され、前記半導体基板の
    上面部には前記活性層を露出させる第１のリセス部及び
    第２のリセス部がそれぞれ形成され、前記活性層の上に
    おける前記第１及び第２のリセス部に臨む各領域に、頂
    部と該頂部から下方に延びる脚部とからなるＴ型の第１
    のゲート電極及び第２のゲート電極が形成されており、 前記各頂部のソース電極側の各側端部が絶縁膜上にそれ
    ぞれ位置すると共に前記各脚部のドレイン電極側の側面
    と前記リセス部のドレイン電極側の側面との間に空間が
    それぞれ介在していることを特徴とする半導体装置。