JPH01280362A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分訝〕 本発明は電界効果トランジスタの製造方法に関し、特に
ショットキーゲート型電界効果トランジスタの製造方法
に関する。

Ｃ従来の技術〕 従来この種のショットキーゲート型電界効果トランジス
タの製造方法は、まず第３図（ａ＞に示すように、Ｇａ
Ａ３基板１表面にｎ型動作層２及びｎ＋型層からなるソ
ース４Ｓ、　　ドレイン４Ｄをレジスト膜３Ｆ等をマス
クとしてイオン注入法等により形成する。次に第３図（
ｂ）に示すように、全面にＳ　１０２　ＪＪｉ　５を形
成したのち、レジスト膜３Ｇをマスクとしてｎ型動作２
上のソース４Ｓ側上の５ｉ０２膜５に開口部を設ける。

次に第３図（ｃ）に示すように、ショットキー金属から
なるゲート電ｉ８Ｂをドレイン４Ｄに対してオフセット
がかかるように設ける。以下ソース４Ｓ、　ドレイン４
Ｄ上にオーミック金属９とソース電極１０Ｓ及びドレイ
ン電極１０Ｄを形成し電界効果トランジスタを完成させ
る。

また、クォーターミクロンのような微細なゲート長を精
度良く形成するために、第４図に示すような方法がエク
ステンデッド　アブストラクツオブ　ザ　ナインテーン
ス　コンファレンス　オンソリッド　ステート　デバイ
シズ　アンド　マテリアルズ（Ｅｘｔｅｎｄｅｄ　Ａｂ
ｓｔｒａｃｔｓ　ｏｆ　ｔｈｅ　１９ｔｈ　Ｃｏｎｆｅ
ｒｅｎｃｅ　ｏｎ　５ｏｌｉｄ　５ｔａｔｅ　Ｄｅｖｉ
ｃｅｓ　ａｎｄ　Ｍａｔｅｒｉｆｌｓ）。

Ｔｏｋｙｏ、１９８７．ｐｐ２６３〜２６６にエイジ　
ャノクラ（Ｅｉｊｉ　ＹＡＮＯＫＵＲＡ）等により報告
されている。

この方法はまず第４図（ａ）に示すように、Ｇ　ａ　Ａ
　ｓ基板１上にｎ型動作層２及びｎ＋型層４をエピタキ
シャル成長法により積層した後、メサエッチングにより
所望の領域のみこれらの層を残し、更に５ｉ０２膜５を
全面に成長させる。

次に第４図（ｂ）に示すように、レジスト膜３Ｈからな
るマスクを用いてゲート形成部のＳ　ｉ　０２１５をド
ライエツチングにより除去し、更にｎ＋型層４とｎ型動
作層２をリセスエッチングすることによりｎ＋型層４か
らなるソース４Ｓとドレイン４Ｄを形成する。

次に第４図（ｃ）に示すように、レジスト膜３Ｈを除去
したのち全面にＳｉＮ膜６を成長させ、次でＰＳＧ膜７
を堆積して平坦化した後エッチバックしてＳｉＮ膜６の
表面を露出させる。

次に第４図（ｄ）に示すように、レジスト膜３■からな
るマスクを用いて、ソース４Ｓとドレイン４Ｄ間に残さ
れたＰＳＧ膜７とソース４Ｓ間に形成された５ｉＮｐｌ
Ａ６の側壁部のみをｉ！択エツチングにより除去したの
ち、ショットキー金属８を埋め込むことによりＳｉＮ膜
側壁側壁さに相当するゲート長を有し、ドレイン４Ｄに
対してオフセットのかかったゲート電極８Ａを形成する
。

以下第４図（ｅ）に示すように、ソース４Ｓ。

ドレイン４Ｄ上にオーミック金属９を設けたのち、ソー
ス電１１０ｓ及びドレイン電極１０Ｄを形成してトラン
ジスタを完成させる。

〔発明が解決しようとする課題〕

ゲート電極の形成位置は、ドレイン側にずれるとソース
側のシリーズ抵抗が増大して相互コンダクタンスが劣化
するとともに、トレイン側のゲート耐圧が劣化する。又
ソース側にずれるとソース側のゲート耐圧が劣化するな
どトランジスタの特性を大きく左右する。

第３図で説明した従来の製造方法では、ゲート電極の位
置は露光機の目合せ精度のみに依っている為トランジス
タの特性のばらつきが大きくなるという欠点がある。

また第４図で説明した従来の製造方法では、ソース４Ｓ
及びドレイン４Ｄに対してゲート電極の位置は自己整合
的に決まるものの、ソース４Ｓとドレイン４Ｄの間隔は
、リセスエッチングの際のサイドエツチング量によって
異なる為制御が難しい。従ってトレイン・ゲート間距離
及びソース・ゲート間距離の制御も難しいという欠点が
ある。

さらに動作層２はｎ＋型層４をリセスエッチングして露
出させる為、しきい値電圧の制御も難しい。

またｎ＋型層４を省略してもＳ　ｉ　０２膜５のエツチ
ングの際、動作層表面がプラズマに晒されトランジスタ
特性が劣化する為、プラズマによるダメージ層のエツチ
ングが必要となり、同様にしきい値電圧制御は難しいま
まシリーズ抵抗が高くなって、ｎ“型層がある場合に比
べてトランジスタ特性は悪くなる。

〔課題を解決するための手段〕

本発明の電界効果トランジスタの製造方法は、半絶縁性
基板にｎ型動作層を形成する工程と、前記ｌｌ型動作層
上の所定の領域にマスク層を選択的に形成しなのち該マ
スク層の側面に第１の絶縁、膜からなる第１の側壁を形
成する工程と、前記マスり層及び第１の側壁をマスクと
し前記基板内または基板上にソース及びドレインとなる
ｎ“型層を形成する工程と、全面に第２の絶縁膜または
ホトレジスト膜を設け前記ｎ＋型層を埋め込んだのちエ
ツチングし前記マスク層の表面を露出する工程と、露出
した前記マスク層を除去して第１の側壁の側面を露出す
る工程と、全面に第３の絶縁膜を形成して前記露出した
第１の側壁の側面に第２の側壁を形成する工程と、全面
に第４の絶縁膜またはホトレジスト膜を形成し前記マス
ク層の除去された部分を埋め込んだのちエツチングし前
記第３の絶縁膜の表面を露出する工程と、ソース、ドレ
イン間に形成された第２の側壁のうちソース側の第２の
側壁を除去する工程と、前記第２の側壁が除去されて形
成された溝中にショットキー金属を埋め込みゲート電極
を形成する工程とを含んで構成される。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）〜（ｈ）は本発明の第１−の実施例を説明
するための工程順に示した半導体チップの断面図である
。

まず第１図（ａ）に示すように、レジスト膜３からなる
マスクを用いて半絶縁性のＧａＡｓ基板１に選択的にイ
オン注入し、ｎ型動作層２を形成する。

次に第１図（ｂ）に示すように、ｎ型動作層２上の所定
の領域にレジストからなるマスクｆｆ１３Ａを選択的に
形成する。マスク層３Ａは現像によって形成してもよい
が、ハードベークで固めたレジスト上に絶縁膜又は金属
膜で形成した多層レジストを用いてドライエツチングに
より形成した方が形状が改善される。続いて第１の絶縁
膜としてＳｉ○２膜５をスパッタリング法により全面に
成長させる。この５ｉ０２膜５によりマスク層３Ａの側
面に形成される第１の側壁５Ａの厚さは、トランジスタ
完成後のソースとゲート電極との間隔を与えるので所望
のソース−ゲート間耐圧を考慮してＳｉ○２膜５の膜厚
を決める必要がある。次でこの５ｉ０２膜５上よりイオ
ン注入を行ないｎ＋型層からなるソース４Ｓ及びドレイ
ン４Ｄを形成する。

次に第１図（Ｃ）に示すように、更にスパッタリング法
による５ｉ０２膜１５を追加成長させる。この成長は５
ｉ０２膜５の膜厚によって必ずしも必要でないが、次に
レジスト膜３Ｂにより表面を平坦化してレジスト膜３Ｂ
とＳｉ○２膜５，１５のエツチングレートがほぼ等しく
なるドライエツチング条件でマスク３Ａが露出するまで
エッチバックした時、Ｓ　ｉ　０２膜５またはＳ　ｉ　
０２膜１５上にレジスト膜３Ｂが残らない程度に５ｉ０
２膜厚５，１５の全膜厚を決める。

次に第１図（ｄ）に示すように、レジスト膜３Ｂ及びＳ
ｉ○２膜５，１５をエツチングし、マスク層３Ａを露出
したのち、このマスク層３Ａを除去する。次で全面に５
ｉＮＪ１６をＣＶＤ法で成長させる。この時このＳｉＮ
膜６により第１の側壁５Ａの側面に形成される第２の側
壁６Ａの厚さは、後のゲート電極形成におけるゲート長
を与えるのでそれを考慮してＳｉＮ膜６の膜厚を決める
。イオン注入層であるｎ型動作層２とソース４Ｓ及びド
レイン４Ｄの活性化アニールはこの状態で行なう。

次に第１図（ｅ）に示すようにＰＳＧＪ］ｉ７を積層し
て平坦化する。次に第１図（ｆ）に示すように、ＰＳＧ
膜７をエツチングし、ＳｉＮ膜６の表面を露出させる。

この時ＰＳＧ膜７はマスク層３Ａが除去された凹部にの
み残る。次で、ソース４Ｓ、ドレイン４Ｄ間に形成され
た第２の側壁６Ａのうち、ソース４Ｓ側の第２の側壁６
Ａの上部を残して他の部分をレジスト膜３Ｃで覆う。

次に第１図（ｇ）に示すように、露出している第２の側
壁部分を選択的にウェットエツチングする。この時レジ
スト膜３Ｃの開口部の幅はゲート長の短縮化に伴うゲー
ト抵抗の増加を抑制する為のＴ聖断面ゲートの庇の幅に
対応するが、あまり広くとりすぎるとゲート容量の増加
を招くのでそのあたりを考慮して決定する。次にＴｉや
八ρなどのショットキー金属８を全面に蒸着し、第２の
側壁６Ａを除去してできた溝中にゲート電極８Ａを形成
する。

次に第１図（ｈ）に示すように、リフトオフ法によりレ
ジスト膜３Ｃ上のショットキー金属８を除去したのち、
従来と同様に操作してソース４Ｓ及びドレイン４Ｄ上に
オーミック金属９を形成したのち、ソース電極１０Ｓ及
びドレイン電極１０Ｄを形成してトランジスタを完成さ
せる。

このように第１の実施例によれば、ソースとドレイン間
の距離はマスク層３Ａと第１の絶縁膜である５ｉ０２膜
５により自己整合的に決まり、更にゲート長もＳｉＮ膜
６の膜厚により制御が可能である。

第２図（ａ）〜（ｆ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。

この第２の実施例は、ｎ型動作層２を、イオン注入法に
より、またｎ＋型層のソース及びドレインをＭ　ＯＣＶ
　Ｄ法により形成するものである。

まず第２図（ａ）に示すように、ＧａＡｓ基板１にイオ
ン注入法により運択的にｎ型動作Ｒ２を形成する。次に
全面に、ＣＶＤ法によるＳｉＮ膜１膜上６スパッタ法に
より高融点金属であるＷＳｉＳｉ膜上１成したのちマス
クとしてのレジストｗＡ３Ｄを形成する。

次に第２図（ｂ）に示すように、レジスト膜３Ｄをマス
クとしてＷＳｉＳｉ膜上１ＳｉＮ膜１膜上６ツチング除
去し、ＳｉＮ膜１膜上６ＳｉＳｉ膜上１なるマスク層２
０を形成する。次で全面にＳｉＯ２膜を形成したのち異
方性エツチングを行ない、マスク層２０の側面に５ｉ０
２膜からなる第１の側壁５Ｂを形成する、 次に第２図（ｃ）に示すように、マスク、ＩＰ！２０及
び第１の側壁５ＢをマスクとしてＭＯＣＶＤ法によりｎ
＋型層を形成し、ソース１４Ｓ及びドレイン１４Ｄをｎ
型動作層２上に形成する。次で全面にＰＳＧ膜７Ａを積
層して平坦化したのちエツチングし、ＷＳｉＳｉ膜上１
面を露出させる。

次に第２図（ｄ）に示すように、マスク層２０を構成す
るＷＳｉＳｉ膜上１ｉＮ膜１膜上６７２選択エツチンダ
グ法より除去する。次で全面にＳｉＮ膜６とＰＳＧＪ１
５ｊ７を形成したのち、ＰＳＧＨ７をエツチングし、マ
スク層２０の除去により形成された凹部にのみ残す。

以下第１の実施例と同様に処理し、第２図（ｅに示すよ
うに、ソース１４Ｓ側の第１の側壁５Ｂの側面に形成さ
れたＳｉＮ膜６からなる第２の側壁６Ａ部をレジスト膜
３Ｅをマスクにして除去し、その溝にショットキー金属
８を埋めてゲート電１８Ａを形成する。続いて第２図（
ｆ）に示すように、オーミック金属９とソース電極１０
Ｓ及びドレイン電ｔｉｌＯＤを形成してトランジスタを
完成させる。

この第２の実施例では第１の実施例に比べてプロセスは
複雑になるが、ｎ＋型層からなるソース１４Ｓ及びドレ
イン１４Ｄが基板の表に盛り上がった構造に出来る為、
ゲート長が短くなった時に鎌倉されるショートチャネル
効果が低減出来る。

尚、このプロセスではイオン注入層であるｎ型動作層の
活性化アニールはＭＯＣＶＤの成長温度を利用するため
ＭＯＣＶＤ層成長と同時に行なわれる。

〔発明の効果〕

以上説明したように本発明は、ソース及びドレインを形
成するためのマスク層を形成した後、このマスク層の側
面に絶縁膜からなる第１の側壁を形成し、このマスク層
と第１の側壁の厚さでソース・トレイン間の距離を自己
整合的に決め、そして第１の側壁の厚さによりソースと
ゲート電極との間隔を制御することにより自己整合的に
ゲートの位置を決めることができる。更にマスク層を除
去したのち第１の側壁の側面に第２の側壁を形成し、そ
してソース側の第２の側壁を除去して形成された溝をシ
ョットキー金属で埋め込んでゲート電極を形成すること
により、ゲート長の制御性が高められる。従ってゲート
電極とドレイン間隔の制御性も高めることができるため
、微細ゲートを有しかつ特性のばらつきが少ない電界効
果トランジスタが製造できる効果がある。

またソース・ドレイン領域となるｎ＋型層をゲート電極
より先に形成することでゲート周辺のｎ型動作層部を直
接ドライエツチングのプラズマに晒すことなくゲート電
極を形成することができるので、従来のようにゲート周
辺にプラズマによるダメージ層が形成されることがない
ため特性変動はなくなる。又ダメージ層を除去する必要
もないのでしきい値電圧の制御が容易になるという効果
もある。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）及び第２図（ａ）〜（ｆ）は本発
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｃ）及び
第４図（ａ）〜（ｅ）は従来の電界効果トランジスタの
製造方法を説明するための半導体チップの断面図である
。 １・・・ＧａＡｓ基板、２・・・ｎ型動作層、３・・・
レジスト膜、３Ａ・・・マスク層、３Ｂ〜３■・・・レ
ジスト膜、４・・・ｎ＋型層、４Ｓ・・・ソース、４Ｄ
・・・ドレイン、５・・・５ｉ０２膜、５Ａ、５Ｂ・・
・第１の側壁、６・・・ＳｉＮ膜、６Ａ・・・第２の側
壁、７，７Ａ・・・ＰＳＧ膜、８・・・ショットキー金
属、８Ａ、８Ｂ・・・ゲート電極、９・・・オーミック
金属、１０Ｓ・・・ソース電極、ＩＯＣ・・・ドレイン
電極、１１・・・ＷＳｉ膜、１４Ｓ・・・ソース、１４
Ｄ・・・ドレイン、１６・・・ＳｉＮ膜、２０・・・マ
スク層。

Claims (1)

【特許請求の範囲】
1. 　半絶縁性基板にｎ型動作層を形成する工程と、前記ｎ
   型動作層上の所定の領域にマスク層を選択的に形成した
   のち該マスク層の側面に第１の絶縁膜からなる第１の側
   壁を形成する工程と、前記マスク層及び第１の側壁をマ
   スクとし前記基板内または基板上にソース及びドレイン
   となるｎ＾＋型層を形成する工程と、全面に第２の絶縁
   膜またはホトレジスト膜を設け前記ｎ＾＋型層を埋め込
   んだのちエッチングし前記マスク層の表面を露出する工
   程と、露出した前記マスク層を除去して第１の側壁の側
   面を露出する工程と、全面に第３の絶縁膜を形成して前
   記露出した第１の側壁の側面に第２の側壁を形成する工
   程と、全面に第４の絶縁膜またはホトレジスト膜を形成
   し前記マスク層の除去された部分を埋め込んだのちエッ
   チングし前記第３の絶縁膜の表面を露出する工程と、ソ
   ース、ドレイン間に形成された第２の側壁のうちソース
   側の第２の側壁を除去する工程と、前記第２の側壁が除
   去されて形成された溝中にショットキー金属を埋め込み
   ゲート電極を形成する工程とを含むことを特徴とする電
   界効果トランジスタの製造方法。