JPH029451B2 - - Google Patents
Info
- Publication number
- JPH029451B2 JPH029451B2 JP58076175A JP7617583A JPH029451B2 JP H029451 B2 JPH029451 B2 JP H029451B2 JP 58076175 A JP58076175 A JP 58076175A JP 7617583 A JP7617583 A JP 7617583A JP H029451 B2 JPH029451 B2 JP H029451B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- electrode
- gate
- etching
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 12
- 238000001020 plasma etching Methods 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000007796 conventional method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000000137 annealing Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910017401 Au—Ge Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体装置の製造方法に関し、更に
詳細にはGaAsのMES FETを形成する方法に関
するものである。
詳細にはGaAsのMES FETを形成する方法に関
するものである。
［発明の技術的背景］
従来、GaAs−IC等の製造工程においては、
MES FETをたとえば第１図のごとき工程で製作
していた。
MES FETをたとえば第１図のごとき工程で製作
していた。
まず、第１図ａに示すように、表面にN-領域
２を有するGaAs半導体基板１の表面に電極とな
るべき金属膜（たとえばTi）３を二点鎖線で示
すように形成した後、引き続いてその上に窒化膜
４及びレジスト５を同じく二点鎖線で示すように
順次被着させる（窒化膜は必ずしも必要としな
い）。ついでレジスト５を第１図ａの実線で示す
ようにパターニングしてレジストパターン５ａを
形成し、更にレジストパターン５ａをマスクとし
て窒化膜４及び金属膜３をエツチングすることに
より、窒化膜パターン４ａ及びゲート電極一次パ
ターン３ａを形成する。
２を有するGaAs半導体基板１の表面に電極とな
るべき金属膜（たとえばTi）３を二点鎖線で示
すように形成した後、引き続いてその上に窒化膜
４及びレジスト５を同じく二点鎖線で示すように
順次被着させる（窒化膜は必ずしも必要としな
い）。ついでレジスト５を第１図ａの実線で示す
ようにパターニングしてレジストパターン５ａを
形成し、更にレジストパターン５ａをマスクとし
て窒化膜４及び金属膜３をエツチングすることに
より、窒化膜パターン４ａ及びゲート電極一次パ
ターン３ａを形成する。
次にゲート電極一次パターン３ａの側面を湿式
エツチングによりサイドエツチングし［第１図ｂ
参照］で所定幅のゲート電極Ｇを形成した後、レ
ジストパターン５ａと窒化膜パターン４ａとをマ
スクとして該電極Ｇの周囲の基板N-領域２にド
ナー不純物をイオン注入してソース領域６及びド
レイン領域７を形成する。［第１図ｃ参照］。そし
て更にアニールを行つて注入イオンを活性化させ
た後、レジストパターン５ａと窒化膜パターン４
ａとを除去し、最後にソース領域及びドレイン領
域の表面にオーミツク接続をするソース電極Ｓ及
びドレイン電極Ｄを形成して素子を完成する。こ
の場合、ゲート電極Ｇの幅がLGとなり、またゲ
ート電極端とソース領域間の距離はLSとなり、そ
してゲート電極端とドレイン領域間の距離がLD
となる。このような工程から成る従来の製造方法
には次のような問題点があつた。
エツチングによりサイドエツチングし［第１図ｂ
参照］で所定幅のゲート電極Ｇを形成した後、レ
ジストパターン５ａと窒化膜パターン４ａとをマ
スクとして該電極Ｇの周囲の基板N-領域２にド
ナー不純物をイオン注入してソース領域６及びド
レイン領域７を形成する。［第１図ｃ参照］。そし
て更にアニールを行つて注入イオンを活性化させ
た後、レジストパターン５ａと窒化膜パターン４
ａとを除去し、最後にソース領域及びドレイン領
域の表面にオーミツク接続をするソース電極Ｓ及
びドレイン電極Ｄを形成して素子を完成する。こ
の場合、ゲート電極Ｇの幅がLGとなり、またゲ
ート電極端とソース領域間の距離はLSとなり、そ
してゲート電極端とドレイン領域間の距離がLD
となる。このような工程から成る従来の製造方法
には次のような問題点があつた。
［背景技術の問題点］
上記のごとき従来のMESFETの製造方法にお
いては、ゲート電極幅LG及びゲートソース間距
離LSとゲートドレイン間距離LDがゲート電極３
ａのサイドエツチ量によつて左右されることにな
るが、一般に湿式エツチング法では微細なエツチ
ング制御が難しいのでサイドエツチ量を正確に制
御することが困難であり、従つてウエハ内又はウ
エハ間における前記の諸数値が各チツプ毎にばら
つきやすく、その結果、最終的に同一ロツトから
得られた多数のFETの特性のばらつくこととな
り、品質管理の面からも改善すべき課題となつて
いた。また従来方法では前記と同じ理由により、
ゲートとソース及びゲートとドレインの相互の間
隔を微小化することが困難であり、従つて従来方
法はGaAs−IC等の高集積化を図る上での障害と
なつていた。更に前記従来の製造方法は工程数が
多く、製造に要する時間が長かつたため、GaAs
デバイスのコスト低減化を図る場合において改善
すべき課題となつていた。
いては、ゲート電極幅LG及びゲートソース間距
離LSとゲートドレイン間距離LDがゲート電極３
ａのサイドエツチ量によつて左右されることにな
るが、一般に湿式エツチング法では微細なエツチ
ング制御が難しいのでサイドエツチ量を正確に制
御することが困難であり、従つてウエハ内又はウ
エハ間における前記の諸数値が各チツプ毎にばら
つきやすく、その結果、最終的に同一ロツトから
得られた多数のFETの特性のばらつくこととな
り、品質管理の面からも改善すべき課題となつて
いた。また従来方法では前記と同じ理由により、
ゲートとソース及びゲートとドレインの相互の間
隔を微小化することが困難であり、従つて従来方
法はGaAs−IC等の高集積化を図る上での障害と
なつていた。更に前記従来の製造方法は工程数が
多く、製造に要する時間が長かつたため、GaAs
デバイスのコスト低減化を図る場合において改善
すべき課題となつていた。
［発明の目的］
従つて、この発明の目的は、前記問題点を解消
し、ゲート電極幅及びチヤンネル長、ゲートソー
ス間距離及びゲートドレイン間距離などを正確に
制御することができるとともによい素子特性を有
したFETを製造でき、また、従来方法よりも工
数が少なくかつ製造時間も短かい、改良された半
導体装置製造方法を提供することである。
し、ゲート電極幅及びチヤンネル長、ゲートソー
ス間距離及びゲートドレイン間距離などを正確に
制御することができるとともによい素子特性を有
したFETを製造でき、また、従来方法よりも工
数が少なくかつ製造時間も短かい、改良された半
導体装置製造方法を提供することである。
［発明の概要］
この発明は、異方性エツチングが可能な反応性
イオンエツチング法（以下には、これをRIE法と
略記する。）を利用してゲート電極を只一回のエ
ツチング工程で所定寸法に形成すると同時に、該
電極周囲の基板表面をもゲートソース間距離又は
ゲートソース間距離に相当する所定厚さだけエツ
チングすることによつて、ゲート電極幅及びゲー
トソース間距離ゲートドレイン間距離などを微細
に且つ正確に形成し、安定した特性を有する素子
を製造することができ、また、製造工数及び必要
時間も従来方法よりも少なくすることができる改
良された半導体装置の製造方法を提供するもので
ある。
イオンエツチング法（以下には、これをRIE法と
略記する。）を利用してゲート電極を只一回のエ
ツチング工程で所定寸法に形成すると同時に、該
電極周囲の基板表面をもゲートソース間距離又は
ゲートソース間距離に相当する所定厚さだけエツ
チングすることによつて、ゲート電極幅及びゲー
トソース間距離ゲートドレイン間距離などを微細
に且つ正確に形成し、安定した特性を有する素子
を製造することができ、また、製造工数及び必要
時間も従来方法よりも少なくすることができる改
良された半導体装置の製造方法を提供するもので
ある。
［発明の実施例］
以下に第２図ａ乃至第２図ｄを参照して本発明
方法の実施例を説明する。
方法の実施例を説明する。
この実施例において使用するGaAs半導体基板
１は、高絶縁性のイントリシツクタイプを用い、
第２図ａに示すように予め、その表面にSi等のド
ナー不純物をイオン注入した後にアニールを行う
ことによりN-型の高抵抗層２を形成させたもの
である。本発明方法の第一工程では、この半導体
基板１の全面にゲート電極となるべきTi等の金
属膜３を例えば1500Å厚形成した後、該金属膜３
の全面にレジスト５を二点鎖線で示すように被着
させ、更に該レジスト５をパターニングしてレジ
ストパターン５ａを形成する［第１図ａ参照］。
次に、このレジストパターン５ａをマスクとして
金属膜３をRIE法でドライエツチングすることに
よりゲート電極Ｇを形成するとともに金属膜３の
エツチングに続いてゲート電極周囲の基板表面の
高抵抗層２をエツチングして該高抵抗層２を所定
厚さ例えば2000Åだけエツチングする［第２図ｂ
参照］。この場合、RIE法では異方性エツチング
となるのでサイドエツチは全く生ぜず、レジスト
パターン５ａと全く同一寸法のゲート電極Ｇが形
成される。また、基板表面の高抵抗層２がゲート
電極Ｇの周縁に沿つて削り取られてゲート電極Ｇ
の周囲に沿う段付き部が形成される。この段付き
部によつて以下の工程において形成されるソース
領域及びドレイン領域とゲート電極間の距離が設
定されると同時にチヤンネル長が決定される。
１は、高絶縁性のイントリシツクタイプを用い、
第２図ａに示すように予め、その表面にSi等のド
ナー不純物をイオン注入した後にアニールを行う
ことによりN-型の高抵抗層２を形成させたもの
である。本発明方法の第一工程では、この半導体
基板１の全面にゲート電極となるべきTi等の金
属膜３を例えば1500Å厚形成した後、該金属膜３
の全面にレジスト５を二点鎖線で示すように被着
させ、更に該レジスト５をパターニングしてレジ
ストパターン５ａを形成する［第１図ａ参照］。
次に、このレジストパターン５ａをマスクとして
金属膜３をRIE法でドライエツチングすることに
よりゲート電極Ｇを形成するとともに金属膜３の
エツチングに続いてゲート電極周囲の基板表面の
高抵抗層２をエツチングして該高抵抗層２を所定
厚さ例えば2000Åだけエツチングする［第２図ｂ
参照］。この場合、RIE法では異方性エツチング
となるのでサイドエツチは全く生ぜず、レジスト
パターン５ａと全く同一寸法のゲート電極Ｇが形
成される。また、基板表面の高抵抗層２がゲート
電極Ｇの周縁に沿つて削り取られてゲート電極Ｇ
の周囲に沿う段付き部が形成される。この段付き
部によつて以下の工程において形成されるソース
領域及びドレイン領域とゲート電極間の距離が設
定されると同時にチヤンネル長が決定される。
RIEの１条件例としてCCI418standardc.c.／
min、H22standardc.c.／min、圧力5Pa、パワー
500Wで行なえば、Ti及びGaAsとも同条件でエ
ツチングできる。この条件ではGaAsの2000Åを
45秒でけずることができる。勿論、TiとGaAsと
のRIE条件を所望により変更することは差支えな
い。
min、H22standardc.c.／min、圧力5Pa、パワー
500Wで行なえば、Ti及びGaAsとも同条件でエ
ツチングできる。この条件ではGaAsの2000Åを
45秒でけずることができる。勿論、TiとGaAsと
のRIE条件を所望により変更することは差支えな
い。
エツチング後、ゲート電極Ｇ上のレジストパタ
ーン５ａを剥離し、次いで再びレジスト塗布とパ
ターニングを行つて基板表面に第２図ｃのごとき
第二のレジストパターン８を形成する。次いで、
ゲート電極Ｇのまわりに露出している基板表面
に、Siのごときドナー不純物をイオン注入した
後、該イオンの活性化のためのアニールを行うこ
とによりゲート電極直下の高抵抗層２を挾んでソ
ース領域６とドレイン領域７とを形成する。
ーン５ａを剥離し、次いで再びレジスト塗布とパ
ターニングを行つて基板表面に第２図ｃのごとき
第二のレジストパターン８を形成する。次いで、
ゲート電極Ｇのまわりに露出している基板表面
に、Siのごときドナー不純物をイオン注入した
後、該イオンの活性化のためのアニールを行うこ
とによりゲート電極直下の高抵抗層２を挾んでソ
ース領域６とドレイン領域７とを形成する。
そして最後に、第二のレジストパターン８を剥
離した後、第２図ｄに示すようにソース領域６と
ドレイン領域７とにそれぞれAu−Ge合金のソー
ス電極Ｓ及びドレイン電極Ｄとを形成させること
により素子形成が完了する。
離した後、第２図ｄに示すようにソース領域６と
ドレイン領域７とにそれぞれAu−Ge合金のソー
ス電極Ｓ及びドレイン電極Ｄとを形成させること
により素子形成が完了する。
［発明の効果］
前記のごとき本発明方法によれば、次のような
種々の効果が得られる。
種々の効果が得られる。
() 従来方法のようにゲート電極をサイドエツ
チする必要がなく、本発明方法においてはTi
とGaAsが連続した工程でエツチングができる
ので工数が少なくなるとともに工程時間が短縮
され、これによりコスト低下が実現できる。
チする必要がなく、本発明方法においてはTi
とGaAsが連続した工程でエツチングができる
ので工数が少なくなるとともに工程時間が短縮
され、これによりコスト低下が実現できる。
() 異方性エツチングができるRIE法を利用し
たのでGaAsが垂直に（電極下に回り込まない
で）エツチングでき、また従来方法に比較して
ゲートソース間距離及びゲートドレイン間を縮
めることができ、その結果、素子特性を均一化
できるばかりでなく、GaAs−IC等の集積度を
高めることができる。
たのでGaAsが垂直に（電極下に回り込まない
で）エツチングでき、また従来方法に比較して
ゲートソース間距離及びゲートドレイン間を縮
めることができ、その結果、素子特性を均一化
できるばかりでなく、GaAs−IC等の集積度を
高めることができる。
() 従来方法のサイドエツチングによるゲート
電極幅、ゲートソース間距離及びゲートドレイ
ン間距離のバラツキの問題が解消されるので、
素子の特性を一定化することができる。
電極幅、ゲートソース間距離及びゲートドレイ
ン間距離のバラツキの問題が解消されるので、
素子の特性を一定化することができる。
() ゲート電極周囲の基板表面を乾式エツチン
グによつて微小厚さ削り取つているので本発明
方法で製造されたFETにおいては第３図に示
すように空乏層９がチヤンネルの両端部で深く
なり、その結果、エンハンスメント型素子とし
ての特性（すなわち、normally offであるこ
と）がよくなる。因みに、従来方法で製造され
たGaAs−MESFETは第４図に示すように空
乏層１０の深さがチヤンネル全体に渡つて同一
であり、エンハンスメント型素子としての特性
は本発明方法で製造されたFETの特性よりも
悪い。
グによつて微小厚さ削り取つているので本発明
方法で製造されたFETにおいては第３図に示
すように空乏層９がチヤンネルの両端部で深く
なり、その結果、エンハンスメント型素子とし
ての特性（すなわち、normally offであるこ
と）がよくなる。因みに、従来方法で製造され
たGaAs−MESFETは第４図に示すように空
乏層１０の深さがチヤンネル全体に渡つて同一
であり、エンハンスメント型素子としての特性
は本発明方法で製造されたFETの特性よりも
悪い。
以上のように、この発明によれば、素子特性が
よく且つ均一な素子特性を有するGaAs FET等
を従来よりも低コストで製造し得る半導体装置の
製造方法が提供される。
よく且つ均一な素子特性を有するGaAs FET等
を従来よりも低コストで製造し得る半導体装置の
製造方法が提供される。
第１図は従来のGaAs FETの製造工程の一例
を示す図、第２図は本発明による半導体装置製造
方法の各工程を示す図、第３図は本発明方法によ
つて製造された素子の一特性を説明する図、第４
図は従来の製造方法によつて製造された素子の一
特性を説明する図である。 １…半導体基板、２…N-領域、３…金属膜、
４…窒化膜、５…レジスト、５ａ…レジストパタ
ーン、８…レジストパターン、６…ソース領域、
７…ドレイン領域、Ｇ…ゲート電極、Ｓ…ソース
領域、Ｄ…ドレイン領域。
を示す図、第２図は本発明による半導体装置製造
方法の各工程を示す図、第３図は本発明方法によ
つて製造された素子の一特性を説明する図、第４
図は従来の製造方法によつて製造された素子の一
特性を説明する図である。 １…半導体基板、２…N-領域、３…金属膜、
４…窒化膜、５…レジスト、５ａ…レジストパタ
ーン、８…レジストパターン、６…ソース領域、
７…ドレイン領域、Ｇ…ゲート電極、Ｓ…ソース
領域、Ｄ…ドレイン領域。
Claims (1)
- １ GaAsから成る半導体基板の表面に電極用金
属膜を形成する工程と、該電極用金属膜を反応性
イオンエツチングによりエツチングして所定のゲ
ート電極を形成するとともに該ゲート電極の形成
に引き続いて該電極の周囲の該半導体基板の表面
を反応性イオンエツチングにより所定厚さだけ除
去する工程と、該ゲート電極をマスクとして該半
導体基板の表面にイオン注入を行いソース領域及
びドレイン領域を形成する工程とを含む半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7617583A JPS59202670A (ja) | 1983-05-02 | 1983-05-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7617583A JPS59202670A (ja) | 1983-05-02 | 1983-05-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59202670A JPS59202670A (ja) | 1984-11-16 |
| JPH029451B2 true JPH029451B2 (ja) | 1990-03-02 |
Family
ID=13597759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7617583A Granted JPS59202670A (ja) | 1983-05-02 | 1983-05-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202670A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108174A (ja) * | 1984-11-01 | 1986-05-26 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| JPS622665A (ja) * | 1985-06-28 | 1987-01-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212583A (en) * | 1975-07-18 | 1977-01-31 | Sanyo Electric Co Ltd | Field effect transistor |
| JPS59171164A (ja) * | 1983-03-18 | 1984-09-27 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS59194475A (ja) * | 1983-04-18 | 1984-11-05 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1983
- 1983-05-02 JP JP7617583A patent/JPS59202670A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212583A (en) * | 1975-07-18 | 1977-01-31 | Sanyo Electric Co Ltd | Field effect transistor |
| JPS59171164A (ja) * | 1983-03-18 | 1984-09-27 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS59194475A (ja) * | 1983-04-18 | 1984-11-05 | Mitsubishi Electric Corp | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59202670A (ja) | 1984-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4358340A (en) | Submicron patterning without using submicron lithographic technique | |
| JP2778600B2 (ja) | 半導体装置の製造方法 | |
| JP2673109B2 (ja) | 自己整列型のｔ−ゲートガリウム砒素の金属半導体の電界効果トランジスタの製造方法 | |
| JPH036820A (ja) | 窒化シリコンの差別的エッチング | |
| US5145571A (en) | Gold interconnect with sidewall-spacers | |
| US4351099A (en) | Method of making FET utilizing shadow masking and diffusion from a doped oxide | |
| KR0179116B1 (ko) | 자가정렬형 티형 게이트 제조방법 | |
| JPH029451B2 (ja) | ||
| JPH0156534B2 (ja) | ||
| JPS6310588B2 (ja) | ||
| JPS6424466A (en) | Manufacture of semiconductor device | |
| JPS6160591B2 (ja) | ||
| KR100321760B1 (ko) | 게이트전극형성방법 | |
| KR100304869B1 (ko) | 전계효과트랜지스터의제조방법 | |
| JPS61240684A (ja) | シヨツトキ−型電界効果トランジスタ及びその製造方法 | |
| JP2630304B2 (ja) | 電界効果型トランジスタのゲート電極形成方法 | |
| JPS60244075A (ja) | Ｅ／ｄ構成集積回路の製造方法 | |
| JP3304595B2 (ja) | 半導体装置の製造方法 | |
| JPH0845962A (ja) | 半導体装置の製造方法 | |
| JPS6279677A (ja) | 半導体装置の製造方法 | |
| JPS63129664A (ja) | 半導体装置の製造方法 | |
| JPH03230579A (ja) | 半導体装置の製造方法 | |
| JPH0620080B2 (ja) | 半導体素子の製造方法 | |
| JPH04369841A (ja) | 化合物半導体装置およびその製造方法 | |
| JPS62247573A (ja) | シヨツトキ障壁ゲ−ト電界効果トランジスタの製造方法 |