KR100321760B1 - 게이트전극형성방법 - Google Patents
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 단 채널(Short Channel) 모스 트랜지스터 게이트 전극 형성 방법에 관한 것이며, 게이트 전극의 임계지를 패턴 가능한 마스크의 임계치 보다 작게 디파인하고, 보다 정확하게 제어할 수 있도록 하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정이 완료된 반도체 기판 상부에 게이트절연막, 제1게이트전극용 전도막, 제1희생막, 식각정지막, 제2희생막을 차례로 적층 형성하는 제1 단계; 게이트 전극용 마스크를 식각 마스크로 하여 상기 제2희생막 및 상기 식각정지막으 선택식각하는 제2 단계; 상기 제2 단계를 마친 상기 제2희생막 및 상기 식각정지막의 측벽에 스페이서를 형성하는 제3 단계; 상기 스페이서 및 상기 식각정지막을 식각 마스크로 하여 상기 제2희생막 및 노출된 상기 제1희생막을 식각하는 제4 단계; 상기 제4 단계 수행 후 노출된 상기 제1게이트전극용전도막 상부에 제2게이트전극용전도막을 형성하는 제5 단계; 상기 스페이서, 상기 식각정지막 및 상기 제1희생막을 제거하여 제2게이트전극용전도막 패턴을 형성하는 제6 단계; 및 상기 제2게이트전극용전도막 패턴을 식각 마스크로 하여 상기 제1게이트전극용전도막 및 상기 게이트절연막으 선택식각하여 게이트전극 패턴을 형성하는 제7 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 단 채널(Short Channel) 모스 트랜지스터 게이트 전극 형성 방법에 관한 것이다.
제 1A 도 내지 제 1C도는 종래기술에 따른 단채널 모스 트랜지스터 게이트 전극 형성 공정도를 도시한 도면이다.
이하, 이를 참조하여 종래기술을 살펴보기로 한다.
종래에는 먼저, 제 1A 도에 도시된 바와 같이 소정의 하부 공정이 완료된 반도체 기판(1) 상부에 게이트 산화막(2), 폴리실리콘막(3), 희생산화막(4)을 차례로 적층 형성한 후, 게이트 전극용 마스크를 식각 마스크로 하여 폴리실리콘막(3)이 노출되도록 희생산화막(4)을 선택 식각한다.
이어서, 제 1B 동에 도시된 바와 같이 희생산화막(4)의 측벽에 산화막 스페이서(5)를 형성한 다음, 노출된 폴리실리콘층(3) 상부에 선택증착법을 이용하여 텅스텐막(6)을 형성한다.
다음으로, 제 1C도에 도시된 바와 같이 텅스텐막(6)을 식각 마스크로 하여 희생산화막(4), 산화막 스페이서(5), 폴리실리콘막(3) 및 게이트 산화막(2)을 식각하게 되면 제 1C 도와 같은 단면을 갖는 게이트 전극 형성이 완료된다.
그러나, 상기와 같이 이루어지는 종래 기술에 따른 게이트 전극 형성방법은 금속막인 텅스텐막(6)의 선택증착 시 산화막 스페이서(5)의 경사(Slope)를 따라 텅스텐막(6)이 형성되기 때문에 최종 형성되는 게이트 전극의 임계치(Critical Dimension)를 정확하게 제어할 수 없게 되는 문제점이 발생하고 있다.
본 발명은 게이트 전극의 임계치를 패턴 가능한 마스크의 임계치 보다 작게 디파인하고, 보다 정확하게 제어할 수 있는 단채널 모스 트랜지스터 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
제 1A 도 내지 제 1C 도는 종래기술에 따른 단채널 모스 트랜지스터 게이트 전극 형성 공정도.
제 2A 도 내지 제 2G도는 본 발명의 일실시예에 따른 단채널 모스 트랜지스터 게이트 전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 게이트 산화막
13 : 폴리실리폰막 14 : 제1희생막
15 : 식각정지막 16 : 제2희생막
17 : 질화막 스페이서 18 : 텅스텐막
상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정이 완료된 반도체 기판 상부에 게이트절연막, 제1게이트전용 전도막, 제1희생각, 식각정지막, 제2희생막을 차례로 적증 형성하는 제1 단계; 게이트 전극용 마스크를 식각 마스크로 하여 상기 제2희생막 및 상기 식각정지막을 선택식각하는 제2 단계; 상기 제2 단계를 마친 상기 제2희생막 및 상기 식각정지막의 측벽에 스페이서를 형성하는 제3 단계; 상기 스페이서 및 상기 식각정지막을 식각 마스크로 하여 상기 제2희생막 및 노출된 상기 제1희생막을 식각하는 제4 단계; 상기 제4 단계 수행 후 노출된 상기 제1게이트전극용전도막 상부에 제2게이트전극용전도막을 형성하는 제3 단계; 상기 스페이서, 상기 식각정지막 및 상기 제1희생막을 제거하여 제2게이트전극용전도막 패턴을 형성하는 제6 단계; 및 상기 제2게이트전극용전도막 패턴을 식각 마스크로 하여 상기 제1게이트전극용전도막 및 상기 게이트절연막을 선택식각하여 게이트전극 패턴을 형성하는 제7 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제 2A 도 내지 제 2G도는 본 발명의 일실시예에 따른 단채널 모스 트랜지스터 게이트 전극 형성 공정도이다.
본 발명은 먼저, 제 2A 도에 도시된 바와 같이 소정의 하부 공정이 완료된 반도체 기판(11) 상부에 게이트 산화막(12), 폴리실리콘막(13), 제1 희생막(14), 식각정지막(15) 및 제2 희생막(16)을 차례로 적증 형성한다. 이때, 제1 희생막(14)및 제2 희생막(16)은 산화막을 사용하여 형성하고, 식각정지막(15)은 질화막을 사용하여 형성한다.
다음으로, 제 2B 도에 도시된 바와 같이 게이트 전극용 마스크를 식각 마스크로 하여 제1 희생막(14)이 노출되도록 제2 희생막(16) 및 식각정지막(15)을 차례로 선택 식각한다.
다음으로, 제 2C 도에 도시된 바와 같이 전체 구조 표면을 따라 질화막을 증착한 후 이를 전면 건식식각하여 제2 희생막(16) 및 식각정지막(15)의 측벽에 질화막 스페이서(17)를 형성한다.
계속해서, 제 2D 도에 도시된 바와 같이 질화막 스페이서(17) 및 식각정지막(15)을 식각 마스크로 하여 제2 희생막(16) 및 노출된 제1 희생막(14)을 식각한다.
다음으로, 제 2E 도에 도시된 바와 같이 노출된 폴리실리막(13) 상부에 텅스텐막(18)을 선택성장법을 이용하여 형성한다. 이때, 텅스텐막(18)은 본 발명의 일예일 뿐, 선택성장이 가능한 전도 물질을 사용할 수도 있다.
이어서, 제 2F 도에 도시된 바와 같이 질화막(15), 질화막 스페이서(17) 및 제 1 희생막(14)을 제거하여 게이트 전극의 폭이 정의된 텅스텐막(18) 패턴을 형성한다.
다음으로, 제 2G 도에 도시된 바와 같이 텅스텐막(18) 패턴을 식각 마스크로하여 폴리실리콘막(13) 및 게이트 산호막(12)을 차례로 식각하여 단체널 모스 트랜지스터 게이트 전극 형성 공정을 완료한다.
본 발명의 기술 사상을 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 게이트 전극의 임계치를 패턴 가능한 마스크의 임계치보다 작게 디파인하고 보다 정확하게 제어할 수 있는 제어효과가 있으며 이에 따라서 소자의 수율 및 전기적 특성을 향상시킬 수 있는 효과가 있다.
Claims (8)
- 소정의 하부공정이 완료된 반도체 기판 상부에 게이트절연막, 제1게이트전극용 전도막, 제1희생막, 식각정지막, 제2희생막을 차례로 적증 형성하는 제1 단계;게이트 전극용 마스크를 식각 마스크로 하여 상기 제2희생막 및 상기 식각정지막을 선택식각하는 제2 단계;상기 제2 단계를 마친 상기 제2희생막 및 강기 식각정지막의 측벽에 스페이서를 형성하는 제3 단계;상기 스페이서 및 상기 식각 정지막을 식각 마스크로 하여 상기 제2의생막 및 노줄된 상기 제1희생막을 식각하는 제4 단계;상기 제4 단계 수행 후 노출된 상기 제1게이트전극용전도막 상부에 제2게이트전극용전도막을 형성하는 제5 단계;상기 스페이서, 상기 식각정지막 및 상기 제1희생막을 제거하여 제2게이트전극용전도막 패턴을 형성하는 제6 단계; 및상기 제2게이트전극용전도막 패턴 식각 마스크로 하여 상기 제1게이트전극용전도막 및 상기 게이트절연막을 선택식각하여 게이트전극 패턴을 형성하는 제7 단계를 포함하여 이루어지는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제2게이트전극용전도막은 선택성장법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제2게이트전극용전도막은,텅스텐막인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 스페이서는,질화막 스페이서인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제1게이트전극용전도막은,폴리실리콘막인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 게이트절연막은,산화막인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제1희생막 및 상기 제2희생막을 산화막인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 식각정지막은 질화막인 것을 특징으로 하는 반도체 소자 제조 방법.
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