KR100398574B1 - 반도체 소자의 게이트 스페이서 형성방법 - Google Patents

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Abstract

본 발명은 임이의 식각 가스에 대한 산화막과 질화막간의 식각 선택비 차이로 인해 프로파일(profile)이 변형되는 것을 방지할 수 있는 반도체 소자의 게이트 스페이서 형성방법을 개시하며, 개시된 본 발명의 방법은, 실리콘 기판 상에 상부에 질화막 재질의 하드 마스크막을 갖는 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 실리콘 기판 상에 스페이서용 질화막과 산화막을 차례로 증착하는 단계와, 상기 산화막과 질화막을 블랭킷 식각하는 단계를 포함하는 반도체 소자의 게이트 스페이서 형성방법에 있어서, 상기 산화막과 질화막을 블랭킷 식각하는 단계는 식각 가스로서 CF4/02/Ar 베이스 가스를 사용하면서, 파워를 400∼500W, 그리고, 압력을 150∼200mT로 조절하여 수행하는 것을 특징으로 한다. 여기서, 본 발명의 방법은 상기 CF4의 유량을 30∼40SCCM 정도, O2의 유량을 5∼10SCCM 정도, 그리고, Ar의 유량을 500∼700SCCM 정도로 한다. 또한, 본 발명의 방법은 상기 산화막 대 질화막의 식각 선택비는 1 : 1 이하로 유지하되, 상기 산화막의 식각 속도는 1,700∼2,100Å/분으로, 그리고, 질화막의 식각 속도는 1,200∼1,500Å/분으로 유지한다.

Description

반도체 소자의 게이트 스페이서 형성방법{METHOD FOR FORMING GATE SPACER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 임이의 식각 가스에 대한 산화막과 질화막간의 식각 선택비 차이로 인해 프로파일(profile)이 변형되는 것을 방지할 수 있는 반도체 소자의 게이트 스페이서 형성방법에 관한 것이다.
주지된 바와 같이, 게이트 스페이서는 반도체 소자의 고집적화가 추진되면서, 채널 길이의 감소에 따라 단채널효과가 발생되는 것을 방지하기 위한 하나의 방법인 LDD 영역의 형성을 위해 형성하게 되었다.
그런데, 이러한 게이트 스페이서는 반도체 소자의 고집적화가 가속화되면서 다양한 반도체 제조 기술들이 개발됨에 따라, 최근에 들어서는 LDD 영역을 형성하기 위한 수단 이외에, 인접하는 게이트 전극들간의 전기적 차단 수단으로서의 기능을 행하게 되었다.
특히, 상기 게이트 스페이서는 자기정렬콘택(Self-Aligned Contact) 공정이 적용되는 고집적 반도체 소자의 제조 공정에서 LDD 영역의 형성 수단으로서 보다는 인접하는 게이트 전극들간이 전기적 차단 수단으로서의 기능에 더 큰 의미가 부여되고 있는 실정이다.
이와 같은 게이트 스페이서를 형성하기 위해, 종래에는 게이트 전극이 형성된 실리콘 기판 상에 스페이서용 물질막을 증착하고, 이를 블랭킷(blanket) 식각함으로써, 상기 게이트 전극의 양측벽에 게이트 스페이서를 형성하고 있다.
자세하게, 종래의 반도체 제조 공정에서는, 먼저, 실리콘 기판 상에 게이트 산화막과 게이트용 도전막 및 질화막 재질의 하드 마스크막을 차례로 형성한 상태에서 상기 하드 마스크막의 패터닝 및 패터닝된 하드 마스크막을 이용한 게이트 도전막과 게이트 산화막의 식각을 통해 게이트 전극을 형성하고, 그런다음, 상기 게이트 전극을 포함한 실리콘 기판의 전면 상에 스페이서용 질화막 및 산화막을 차례로 증착한 후, 상기 산화막 및 질화막을 블랭킷 식각함으로써, 상기 게이트 전극의 양측벽에 질화막과 산화막의 2중 구조로 이루어지는 게이트 스페이서를 형성한다.
그러나, 상기 게이트 스페이서를 형성하기 위한 종래의 반도체 제조 공정에서는 스페이서용 질화막 및 산화막의 블랭킷 식각을 CHF3/O2/Ar 가스를 사용하여 수행하고 있는데, 상기 가스에 대해서는 질화막이 산화막 보다 식각 선택비가 높은 것으로 인해, 예컨데, 산화막의 식각 속도가 1,550∼1,700Å/분 정도이고, 질화막의 식각 속도는 3,600∼3,700Å 정도인 것으로부터 산화막 대 질화막의 식각 선택비가 1 : 2.23 정도인 것으로 인해, 블랭킷 식각이 수행되는 동안, 게이트 전극 상부의 산화막 부분이 식각되어 하드 마스크막이 노출되었을 때, 게이트 전극 측벽의 산화막 부분이 식각되기 전에 노출된 질화막 재질의 하드 마스크막에서 과도 식각(over etch)이 일어나서, 도 1에 도시된 바와 같이, 게이트 스페이서(10)의 프로파일(profile)의 변형이 야기된다.
특히, 이러한 현상은 피모스(PMOS)와 엔모스(NMOS)의 경계 부분에서 더욱 심하게 일어나서, 도 2에 도시된 바와 같이, 게이트 전극(3)이 노출되는 결과가 초래되며, 이로 인해, 소자 특성이 저하된다.
도 1 및 도 2에서, 도면부호 1은 실리콘 기판, 2는 게이트 산화막, 3은 게이트용 도전막, 4는 질화막 재질의 하드 마스크막, 5는 스페이서용 질화막, 6은 스페이서용 산화막, 그리고, 10은 게이트 스페이서를 각각 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 특정 식각 가스에 대한 질화막과 산화막간의 식각 선택비 차이로 인해 게이트 스페이서의 프로파일 변형이 야기되는 것을 방지할 수 있는 반도체 소자의 게이트 스페이서 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 특정 식각 가스를 이용한 식각시에 프로파일의 변형 방지를 통해 소자 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 게이트 스페이서형성방법을 제공함에 그 목적이 있다.
도 1 및 도 2는 종래 기술에 따라 형성된 게이트 스페이서에서의 문제점을 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 따라 형성된 게이트 스페이서를 도시한 단면도.
도 4는 CHF3/02/Ar 베이스 가스와 CHF3/02/Ar 베이스 가스를 이용하여 식각한 후의 웨이퍼 표면의 카본 오염을 비교한 SIMS 분석 그래프.
*도면의 주요 부분에 대한 부호의 설명*
1 : 실리콘 기판 2 : 게이트 산화막
3 : 게이트 전극 4 : 하드 마스크막
5 : 스페이서용 질화막 6 : 스페이서용 산화막
10 : 게이트 스페이서
상기와 같은 목적을 달성하기 위한 본 발명의 게이트 스페이서 형성방법은, 실리콘 기판 상에 상부에 질화막 재질의 하드 마스크막을 갖는 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 실리콘 기판 상에 스페이서용 질화막과 산화막을 차례로 증착하는 단계와, 상기 산화막과 질화막을 블랭킷 식각하는 단계를 포함하는 반도체 소자의 게이트 스페이서 형성방법에 있어서, 상기 산화막과 질화막을 블랭킷 식각하는 단계는 식각 가스로서 CF4/02/Ar 베이스 가스를 사용하면서, 파워를 400∼500W, 그리고, 압력을 150∼200mT로 조절하여 수행하는 것을 특징으로 한다.
여기서, 본 발명의 방법은 상기 CF4의 유량을 30∼40SCCM 정도, O2의 유량을 5∼10SCCM 정도, 그리고, Ar의 유량을 500∼700SCCM 정도로 한다.
또한, 본 발명의 방법은 상기 산화막 대 질화막의 식각 선택비는 1 : 1 이하로 유지하되, 상기 산화막의 식각 속도는 1,700∼2,100Å/분으로, 그리고, 질화막의 식각 속도는 1,200∼1,500Å/분으로 유지한다.
본 발명에 따르면, 스페이서용 산화막 및 질화막의 식각시에 식각 가스를 종래의 CHF3/O2/Ar 베이스 가스에서 CF4/O2/Ar 베이스 가스로 변경하고, 아울러, 산화막 대 질화막의 식각 선택비를 1:1 이하로 조절함으로써, 게이트 스페이서의 프로파일 변형을 방지할 수 있으며, 이로 인해, 소자 특성 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 3은 본 발명의 실시예에 따라 형성된 게이트 스페이서를 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.
먼저, 피모스(PMOS) 및 엔모스(NMOS) 영역을 갖는 실리콘 기판(1) 상에 게이트 산화막(2)과 게이트용 도전막 및 질화막 재질의 하드 마스크막(4)을 차례로 형성한 상태에서, 공지의 공정을 통해 상기 하드 마스크막(4)의 패터닝 및 패터닝된 하드 마스크막(4)을 이용한 게이트용 도전막과 게이트 산화막의 식각을 수행함으로써, 상기 실리콘 기판(1)의 피모스(PMOS) 및 엔모스(NMOS) 영역 각각에 게이트 전극(3)을 형성한다.
그런다음, 상기 게이트 전극(3)을 포함한 실리콘 기판(1)의 전면 상에 균일한 두께로 스페이서용 질화막(5)과 산화막(6)을 차례로 증착한다.
이어서, 상기 산화막(6)과 질화막(5)을 CF4/O2/Ar 베이스 가스를 사용하여 블랭킷 식각하고, 이것애 의해, 게이트 산화막(2) 및 하드 마스크막(4)을 포함하는게이트 전극(3)의 양측벽에 게이트 스페이서(10)를 형성한다.
여기서, 상기 스페이서용 산화막(6)과 질화막(5)의 블랭킷 식각시에는, 전술한 바와 같이, 식각 가스를 기존의 CHF4/O2/Ar 베이스 가스가 아닌 CF4/02/Ar 베이스 가스로 변경하며, 특히, 산화막 대 질화막의 식각 선택비가 1 : 1 정도, 또는, 그 이하가 되도록 파워(power) 및 압력(pressure)을 조절한다.
바람직하게, 본 발명의 실시예에서는 상기 파워를 400∼500W, 그리고, 압력을 150∼200mT로 조절하며, 상기 CF4/O2/Ar 베이스 가스에서의 상기 CF4의 유량은 30∼40SCCM 정도로 조절하고, 전술하지는 않았지만, O2의 유량은 5∼10SCCM 정도로 종래 보다 감소시키면서, Ar의 유량은 500∼700SCCM 정도로 종래 보다 증가하도록 조절한다.
또한, 이러한 공정 조건의 변경을 통해, 상기 CF4/O2/Ar 베이스 가스에 대한 산화막의 식각 속도는 1,700∼2,100Å/분 정도, 그리고, 질화막의 식각 속도는 1,200∼1,500Å/분 정도를 유지시켜, 상기 가스에 대한 산화막 대 질화막의 식각 선택비가 1 : 1 이하, 즉, 1 : 0.65∼1 정도가 되도록 한다.
이와 같이, 식각 가스 및 공정 조건을 변경하여 스페이서용 산화막(6) 및 질화막(5)에 대한 블랭킷 식각을 행하게 되면, 게이트 전극(3) 측벽에서의 산화막(6)이 식각되는 동안 상기 게이트 전극(4) 상부의 질화막 재질의 하드 마스크막(4)이 과도 식각(over etch)되는 현상을 방지할 수 있게 되며, 이에 따라, 게이트 스페이서(10)의 프로파일의 변형은 발생되지 않거나, 또는, 최소화된다.
그러므로, 상기 게이트 스페이서(10)의 신뢰성을 확보할 수 있게 됨은 물론,상기 스페이서(10)를 형성하는 과정에서의 게이트 전극(3) 노출 및 이에 기인하는 소자 특성의 저하는 야기되지 않는다.
한편, 본 발명의 실시예에 있어서는 상기 스페이서용 산화막 및 질화막의 식각을 잔류시키는 산화막의 두께가 20Å 이하가 되면서, 아울러, 실리콘 기판의 손실을 100Å 이하가 되도록 수행하며, 또한, 피모스(PMOS) 및 엔모스(NMOS) 영역 모두에서의 공정 시간이 60초 이내가 되도록 한다.
도 4는 CHF3/02/Ar 베이스 가스와 CHF3/02/Ar 베이스 가스를 이용하여 식각한 후의 웨이퍼 표면의 카본 오염(carbon contamination)을 비교한 SIMS 분석 그래프로서, 보여지는 바와 같이, 스페이서용 산화과 질화막의 식각을 CHF3/O2/Ar 베이스 가스로 수행하는 종래의 방법에서 보다, CF4/O2/Ar 베이스 가스로 수행하는 본 발명의 방법에서 카본 오염이 현저하게 감소되었음을 볼 수 있다.
이러한 SIMS 분석 그래프로부터, 스페이서용 산화막 및 질화막에 대한 식각을 CF4/O2/Ar 베이스로 가스로 수행할 경우에는 소자 측면에서 리플레쉬(reflesh) 특성 향상에 기여함을 유추할 수 있다.
이상에서와 같이, 본 발명은 식각 가스의 변경 및 공정 조건의 변경을 통해, 산화막 대 질화막의 식각 선택비를 조절함으로써, 질화막 재질의 하드 마스크가 과도 식각되는 것에 의한 게이트 스페이서의 프로파일 변형 발생 및 게이트 손상의 발생을 방지할 수 있으머, 이에 따라, 게이트 스페이서의 신뢰성 및 소자 특성을 확보할 수 있다.
또한, 스페이서 식각시에 카본 오염을 줄일 수 있기 때문에, 소자 측면에서 리플레쉬 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 실리콘 기판 상에 상부에 질화막 재질의 하드 마스크막을 갖는 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 실리콘 기판 상에 스페이서용 질화막과 산화막을 차례로 증착하는 단계와, 상기 산화막과 질화막을 블랭킷 식각하는 단계를 포함하는 반도체 소자의 게이트 스페이서 형성방법에 있어서,
    상기 산화막과 질화막을 블랭킷 식각하는 단계는,
    식각 가스로서 CF4/02/Ar 베이스 가스를 사용하면서, 파워를 400∼500W, 그리고, 압력을 150∼200mT로 조절하여 수행하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
  2. 제 1 항에 있어서, 상기 CF4의 유량은 30∼40SCCM, O2의 유량은 5∼10SCCM, 그리고, Ar의 유량은 500∼700SCCM으로 하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
  3. 제 1 항에 있어서, 상기 산화막 대 질화막의 식각 선택비는 1 : 1 이하로 유지하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
  4. 제 3 항에 있어서, 상기 산화막의 식각 속도는 1,700∼2,100Å/분으로 유지하고, 질화막의 식각 속도는 1,200∼1,500Å/분으로 유지하는 것을 특징으로 하는반도체 소자의 게이트 스페이서 형성방법.
  5. 제 1 항에 있어서, 상기 산화막과 질화막을 식각하는 단계는,
    잔류 산화막의 두께가 20Å 이하, 실리콘 기판의 손실이 100Å 이하가 되는 조건에서 수행하면서, 공정 시간이 60초 이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성방법.
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